JPH03198372A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はバイポーラトランジスタ及びＭＯＳトランジス
タを同一の半導体基板上に形成する半導体装置の製造方
法に関する。

［従来の技術］ 第３図（ａ）乃至（Ｃ）は従来のバイポーラトランジス
タ及びＭＯＳトランジスタが同一の基板上に形成される
半導体装置の製造方法を工程順に示す断面図である。

先ず、第３図（ａ）に示すように、Ｐ型車結晶シリコン
基板１の表面上にＰ型埋込拡散層２を選択的に形成し、
このＰ型埋込拡散層２に挟まれた領域にＮ型埋込拡散層
３を選択的に形成する。次に、シリコン基板１の全面に
Ｎ型エピタキシャル層４を形成した後に、Ｐ型埋込拡散
層２の直上域のＮ型エピタキシャル層４にＰ型不純物を
選択的に拡散させてＰ型埋込拡散層２に達するＰ型拡散
層５及びＰ型ウェル領域６を形成する。

次に、このシリコン基板１の表面に二酸化シリコン層７
を選択的に埋め込んでＮ型埋込拡散層３の直上域のＮ型
エピタキシャル層４とＰ型ウェル領域６とを絶縁分離す
ると共に、このＮ型エピタキシャル層４をバイポーラト
ランジスタのコレクタ形成予定領域とベース形成予定領
域とに素子分離する。更に、Ｎ型エピタキシャル層４及
びＰ型ウェル領域６の表面に二酸化シリコン膜８を形成
する。

次に、Ｎ型エピタキシャル層４のコレクタ形成予定領域
上の二酸化シリコン膜８を除去した後に、シリコン基板
１の全面に例えばリンが添加されたＮ型多結晶シリコン
膜を形成し、このＮ型多結晶シリコン膜を選択的に除去
することにより、Ｎ型エピタキシャル層４のコレクタ形
成予定領域上及びＰ型ウェル領域６直上域の二酸化シリ
コン膜８上に夫々コレクタ電極９及びゲート電極１０を
形成する。このとき、コレクタ電極８の直下域のＮ型エ
ピタキシャル層４内にＮ型不純物が拡散されてＮ型埋込
拡散層３に達するＮ型拡散層１１が形成される。

次に、ゲート電極１０をマスクとし、二酸化シリコン膜
８を介してＰ型ウェル領域６に例えばリンをイオン注入
してＰ型ウェル領域６の表面にＮ型のソース・ドレイン
領域１２．１３を形成する。

次いで、二酸化シリコン膜８を介してＮ型エピタキシャ
ル層４のベース形成予定領域に例えばボロンをイオン注
入してＮ型エピタキシャル層４の表面にＰ型真性ベース
領域１８を形成する。その後、ＣＶＤ法によりシリコン
基板１の全面に二酸化シリコン膜１５を被着する。

次に、第３図（ｂ）に示すように、異方性エツチングに
より二酸化シリコン膜１５及び８を除去してコレクタ電
極８及びゲート電極１０の側方に二酸化シリコン膜１５
を残留させる。これにより、コレクタ電極９及びゲート
電極１０の側方に所謂サイドウオールが形成される。

次に、第３図（Ｃ）に示すように、二酸化シリコン膜１
５をマスクとしてＮ型のソース・ドレイン領域１２．１
３に例えば砒素イオンを選択的にイオン注入することに
より、Ｐ型ウェル領域６の表面にソース・ドレイン領域
１２，１３よりも深くＮ＋型のソース・ドレイン領域２
４．２５を形成する。一方、Ｐ型真性ベース領域１８に
例えばボロンを選択的にイオン注入することにより、Ｎ
型エピタキシャル層４の表面にＰ型真性ペース領域１８
よりも深くＰ型のベース取出領域２２を形成する。

次に、シリコン基板１の全面に二酸化シリコン膜２６を
被着した後に、Ｐ型真性ベース領域１８上の二酸化シリ
コン［２８を選択的に除去し、この開口部分に例えば砒
素が添加された多結晶シリコン膜２７を選択的に形成す
る。そして、多結晶シリコン膜２７からＰ型真性ベース
領域１８内にＮ型不純物を拡散させることにより、Ｐ型
真性ベース領域１８の表面にＮ型エミッタ領域２８を形
成する。更に、シリコン基板１の全面に二酸化シリコン
膜２９を被着した後に、Ｎ型拡散層１１、Ｐ型真性ベー
ス領域１８、Ｎ型エミッタ領域２８及びソース壷ドレイ
ン領域２４．２５の直上域の二酸化シリコン膜２６．２
９を除去し、夫々コレクタ電極３０、ベース電極３１、
エミッタ電極３２及びソース・ドレイン電極３３．３４
を形成する。

この様にして、シリコン基板１上にバイポーラトランジ
スタ及びＭＯＳトランジスタが形成される。

［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置の製造方法に
おいては、二酸化シリコン膜１５及び８を異方性エツチ
ングしてサイドウオールを形成する場合に、ＭＯＳトラ
ンジスタのソース・ドレイン領域１２．１３の表面が露
出されると共に、バイポーラトランジスタの真性ベース
領域１８の表面が霧出される。このため、真性ベース領
域１８にエツチング時のダメージによる欠陥が発生する
。

また、異方性エツチングに使用されるＣ、Ｆ。

ＣＩ等の残留原子によって真性ベース領域１８が汚染さ
れる。そうすると、次工程にて形成される接合深さが浅
いＮ型エミッタ領域２８と真性ベース領域１８とのＰＮ
接合特性が劣化するという問題点がある。

従って、同一の半導体基板上にバイポーラトランジスタ
及びＭＯＳトランジスタを形成すると、バイポーラトラ
ンジスタのベース・エミッタ領域間の絶縁耐圧が劣化し
、又は逆方向リーク電流が増加する場合がある。特に、
コレクタ電流が０．１μＡ以下の場合には、この逆方向
リーク電流の影響が顕著に現われ、低電流領域での回路
動作が不能となってしまう。

本発明はかかる問題点に鑑みてなされたものであって、
バイポーラトランジスタ及びＭＯＳトランジスタを同一
半導体基板上に形成する場合に、バイポーラトランジス
タのベース・エミッタ領域間のＰＮ接合特性が劣化する
ことを防止できる半導体装置の製造方法を提供すること
を目的とする。

［課題を解決するための手段］ 本発明に係る半導体装置の製造方法は、バイポーラトラ
ンジスタ及びＭＯＳトランジスタを同一の半導体基板上
に形成する半導体装置の製造方法において、半導体基板
の表面に第１の絶縁膜を形成する工程と、この第１の絶
縁膜上に多結晶シリコン膜を形成する工程と、この多結
晶シリコン膜を選択的に除去してＭＯＳトランジスタ形
成予定領域内にゲート電極を形成すると共にバイポーラ
トランジスタのベース形成予定領域の直上域にベース保
護膜を形成する工程と、この半導体基板の全面に第２の
絶縁膜を被着する工程と、異方性エツチングにより前記
第２及び第１の絶縁膜を除去して前記ゲート電極の側方
に側壁を形成する工程と、前記ベース保護膜の直上域に
開口部を有するフォトレジスト膜をマスクとして前記ベ
ース保護膜を選択的に除去する工程と、前記フォトレジ
スト膜をマスクとして前記ベース形成予定領域の前記半
導体基板の表面に前記第１の絶縁膜を介して不純物をイ
オン注入する工程とを有することを特徴とする。

［作用］ 本発明においては、多結晶シリコン膜を選択的に除去す
ることにより、ＭＯＳトランジスタのゲート電極を形成
すると共にバイポーラトランジスタのベース形成予定領
域の直上域にベース保護膜を形成する。このため、前記
ゲート電極の側方に側壁を形成するときに異方性エツチ
ングを行なっても、前記ベース形成予定領域が表面に露
出しない。そして、前記ベース保護膜を除去した後に、
前記ベース形成予定領域の半導体基板の表面に第１の絶
縁膜を介して不純物をイオン注入することによりベース
領域が形成される。このため、このベース領域は、エツ
チングによるダメージを受けることがないと共に、エツ
チング時の残留原子によって汚染されることがない。

従って、本発明によれば、バイポーラトランジスタ及び
ＭＯＳトランジスタを同一半導体基板上に形成する場合
に、バイポーラトランジスタのベース・エミッタ領域間
のＰＮ接合特性が劣化することを防止できる。

また、本発明においては、フォトレジスト膜をマスクと
して前記ベース保護膜を選択的に除去した後に、更にこ
のフォトレジスト膜をそのまま使用して前記ベース領域
を形成することができるので、フォトレジスト膜形成工
程を追加する必要がない。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（Ｃ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。

先ず、第１図（ａ）に示すように、Ｐ型車結晶シリコン
基板１の表面上にＰ型埋込拡散層２を選択的に形成し、
このＰ型埋込拡散層２に挟、まれた領域にＮ型埋込拡散
層３を選択的に形成する。このＰ型埋込拡散層２は、例
えば、エネルギが１００ｋｅＶ、　　ドーズ量が５　、
ＯＸ　１０　”／　ｃｍ　”の条件でボロンイオンをイ
オン注入した後に、１０００℃の窒素雰囲気中で１時間
熱処理することにより形成される。また、Ｎ型埋込拡散
層３は、例えば、エネルギが７０ｋｅＶ、　　Ｐ−ズ量
が５．ＯＸ　１０１６／ｃｍ”　（Ｄ条件で砒素イオン
をイオン注入した後に、１１００℃の窒素雰囲気中で３
時間熱処理することにより形成される。

次に、シリコン基板１の全面に、膜厚が例えば１．５乃
至２．５μｍであって比抵抗が例えば０．５乃至２．０
０ｃ璽のＮ型エピタキシャル層４を被着する。

次いで、Ｐ型埋込拡散層２の直上域のＮ型エピタキシャ
ル層４に、例えば、エネルギが１００　ｋ　ｅＶ。

ドーズ量が３．ＯＸ　１０　’″乃至５．ＯＸ　１０里
３７ｃ璽２の条件でボロンイオンを選択的にイオン注入
してＰ型埋込拡散層２に達するＰ型拡散層５及びＰ型ウ
ェル領域６を形成する。

次に、公知の選択酸化法によりシリコン基板１の表面に
厚さが例えばＯｏＢ乃至１．０μｍの二酸化シリコン層
７を選択的に埋め込んでＮ型埋込拡散１１３の直上域の
Ｎ型エピタキシャル層４とＰ型ウェル領域６とを絶縁分
離すると共に、このＮ型エピタキシャル層４をバイポー
ラトランジスタのコレクタ形成予定領域とベース形成予
定領域とに素子分離する。この二酸化シリコン層７は、
例えば、シリコン基板１を１０００℃のＨ２＋０２雰囲
気中で３時間熱処理することにより形成される。次に、
Ｎ型エピタキシャル層４及びＰ型ウェル領域８の表面に
膜厚が例えばｌＯ乃至２５ｎ閣の二酸化シリコン膜８を
形成する。この二酸化シリコン膜８は、例えば、シリフ
ン基板１を７００乃至９００℃のＨ２＋０２雰囲気中で
３時間熱処理することにより形成される。

次に、Ｎ型エピタキシャル層４のコレクタ形成予定領域
上の二酸化シリコン膜８を除去した後に、公知の減圧Ｃ
ＶＤ法によりシリコン基板１の全面に膜厚が例えば４０
０ｎｍの多結晶シリコン膜を形成し、更にこの多結晶シ
リコン膜に例えばリンを拡散させる。次に、この多結晶
シリコン膜を選択的に除去することにより、コレクタ形
成予定領域のＮ型エピタキシャル層４上、ベース形成予
定領域の直上域の二酸化シリコン膜８上及びＰ型ウェル
領域８直上域内の二酸化シリコン膜８上に夫々コレクタ
電極９、ベース保護膜１４及びゲート電極１０を形成す
る。また、このとき、コレクタ電極９の直下域のＮ型エ
ピタキシャル層４内にＮ型不純物が拡散されてＮ型埋込
拡散層３に達するＮ型拡散層１１が形成される。

次に、ゲート電極１０をマスクとし、二酸化シリコン膜
８を介してＰ型ウェル領域６に例えばリンをイオン注入
してＰ型ウェル領域６の表面にＮ型のソース・ドレイン
領域１２．１３を形成する。

その後、ＣＶＤ法によりシリコン基板１の全面に二酸化
シリコン膜１５を被着する。次いで、異方性エツチング
により二酸化シリコン膜１６及び８を除去してコレクタ
電極９、ベース保護膜１４及びゲート電極１０の側方に
二酸化シリコン膜１５を残留させる。

次に、第１図（ｂ）に示すように、シリコン基板工の全
面にフォトレジスト膜１８′を形成した後に、ベース保
護膜１４の直上域のフォトレジスト膜１６を選択的に除
去する。そして、このフォトレジスト膜１６をマスクと
してベース保護膜１４を選択的に除去する。この場合、
ベース保護膜１４の除去は、例えば、ＣＦ４　＋０□の
プラズマ雰囲気中で行なわれる。

次に、第１図（Ｃ）に示すように、フォトレジスト膜１
日をマスクとしてベース形成予定領域のＮ型エピタキシ
ャル層４に二酸化シリコン膜８を介して、例えばエネル
ギが１５乃至３０ｋｅＶ１　ドーズ量が１．ＯＸ　１０
１”乃至２．５Ｘ　１０１３／　ｃ＋ｉ２の条件でボロ
ンイオンをイオン注入することにより、Ｎ型エピタキシ
ャル層４の表面にＰ型具性ベース領域１８を形成する。

また、これ以降の工程は従来と同様にしてシリコン基板
１上にバイポーラトランジスタ及びＭＯＳトランジスタ
が形成される。

本実施例によれば、異方性エツチングによりゲート電極
１０にサイドウオールを形成する工程において、ベース
形成予定領域の直上域にベース保護膜が１４形成されて
いるので、この部分が露出することがない。このため、
次工程にて形成されるＰ型具性ベース領域１８が損傷し
ないので、バイポーラトランジスタの絶縁耐圧の劣化及
び逆方向リーク電流の発生を防止することができる。

また、本実施例においては、ペース保１１１１Ｅ１４を
除去するのに使用したフォトレジスト膜１６をそのまま
使用してＰ型置性ベース領域１８を形成できるので、余
分なフォトレジスト膜形成工程を追加しないで、上述の
如く優れた効果を得ることができる。

第２図（ａ）及び（ｂ）は本発明の第２の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。な
お、第２図において第１図と同一物には同一符号を付し
てその部分の詳細な説明は省略する。

第２図（ａ）に示すように、シリコン基板１の全面に二
酸化シリコン膜８を形成した後に、この二酸化シリコン
膜８上に多結晶シリコン膜を形成し、この多結晶シリコ
ン膜を選択的に除去することにより、Ｐ型ウェル領域６
直上域内の二酸化シリコン膜８上及びベース形成予定領
域の直上域の二酸化シリコン膜８上に夫々ゲート電極１
０及びベース保護膜１４を形成する。次に、二酸化シリ
コン膜８を介してＰ型ウェル領域６及びコレクタ形成予
定領域のＮ型エピタキシャル層４に例えばリンをイオン
注入してＰ型ウェル領域６の表面にＮ型のソース・ドレ
イン領域１２．１３を形成すると共にＮ型エピタキシャ
ル層４の表面にコレクタ電極領域２０を形成する。その
後、シリコン基板１の全面に二酸化シリコンｌＫ１５を
被着し、異方性エツチングにより二酸化シリコン膜１５
及び８を除去してゲート電極１０及びベース保護膜１４
の側方に二酸化シリコン膜１５を残留させる。

次に、ベース保護膜１４を選択的に除去した後に、フォ
トレジスト膜１８をマスクとしてベース形成予定領域の
Ｎ型エピタキシャル層４に二酸化シリコン膜８を介して
例えばボロンをイオン注入することにより、Ｎ型エピタ
キシャル層４の表面にＰ型置性ベース領域１８を形成す
る。次に、イオン注入によりソース・ドレイン領域１２
．１３及びコレクタ電極領域２０の表面にＮ＋型のソー
ス・ドレイン領域２４．２５及びコレクタ電極領域２３
を形成する。一方、Ｐ型置性ベース領域１８にイオン注
入することにより、Ｎ型エピタキシャル層４の表面にＰ
型のベース取出領域２２を選択的に形成する。

また、これ以降の工程は従来と同様にしてシリコン基板
１上にバイポーラトランジスタ及びＭＯＳトランジスタ
が形成される。

本実施例によれば、第１の実施例と同様の効果が得られ
ると共に、コレクタ形成予定領域の二酸化シリコン膜８
を選択的に除去する工程を省略できるため、工程数を削
減することができる。

なお、以上の各実施例においては、ベース保護膜として
多結晶シリコン層を使用したが、ＭＯＳトランジスタの
ゲート電極を例えば多結晶シリコン層とタングステン層
との積層構造にした場合には、この積層構造をベース保
ｍＭとして使用可能であることは勿論である。

［発明の効果］ 以上説明したように本発明によれば、バイポーラトラン
ジスタ及びＭＯＳトランジスタを同一半導体基板上に形
成する場合に、ゲート電極に側壁を形成するための異方
性エツチング時において、ベース形成予定領域がベース
保護膜によって保護されているので、異方性エツチング
によるベース領域の損傷を防止することができる。また
、本発明においては、余分なフォトレジスト膜形成工程
を追加する必要がない。

従って、バイポーラトランジスタ及びＭＯＳトランジス
タを同一半導体基板上に形成される半導体装置において
、バイポーラトランジスタのベース・エミッタ領域間の
ＰＮ接合特性の劣化を容易に防止することができる。

【図面の簡単な説明】

第１図（ａ）乃至（Ｃ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図、第２図（
ａ）及び（ｂ）は本発明の第２の実施例に係る半導体装
置の製造方法を工程順に示す断面図、第３図（ａ）乃至
（Ｃ）は従来の半導体装置の製造方法を工程順に示す断
面図である。 １；Ｐ型単結晶シリコン基板、２；Ｐ型埋込拡散層、３
；Ｎ型埋込拡散層、４；Ｎ型エピタキシャル層、５；Ｐ
型拡散層、６；Ｐ型ウェル領域、７；二酸化シリコン層
、８．１５．２６．２９；二酸化シリコン膜、９，３０
；コレクタ電極、１０；ゲート電極、１１；Ｎ型拡散層
、１２，１３゜２４．２５；ソース・ドレイン領域、１
４；ベース保ＷＩ膜、１６；フォトレジスト膜、１８；
Ｐ型置性ベース領域、２０，２３；コレクタ電極領域、
２２；ベース取出領域、２７；多結晶シリコン膜、２８
；Ｎ型エミッタ領域、３１；ベース電極、３２；エミッ
タ電極、３３，３４；ソース・ドレイン電極

Claims (1)

【特許請求の範囲】
1. （１）バイポーラトランジスタ及びＭＯＳトランジスタ
   を同一の半導体基板上に形成する半導体装置の製造方法
   において、半導体基板の表面に第１の絶縁膜を形成する
   工程と、この第１の絶縁膜上に多結晶シリコン膜を形成
   する工程と、この多結晶シリコン膜を選択的に除去して
   ＭＯＳトランジスタ形成予定領域内にゲート電極を形成
   すると共にバイポーラトランジスタのベース形成予定領
   域の直上域にベース保護膜を形成する工程と、この半導
   体基板の全面に第２の絶縁膜を被着する工程と、異方性
   エッチングにより前記第２及び第１の絶縁膜を除去して
   前記ゲート電極の側方に側壁を形成する工程と、前記ベ
   ース保護膜の直上域に開口部を有するフォトレジスト膜
   をマスクとして前記ベース保護膜を選択的に除去する工
   程と、前記フォトレジスト膜をマスクとして前記ベース
   形成予定領域の前記半導体基板の表面に前記第１の絶縁
   膜を介して不純物をイオン注入する工程とを有すること
   を特徴とする半導体装置の製造方法。