JP2926817B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はバイポーラトランジスタ及びMOSトランジス
タを同一の半導体基板上に形成する半導体装置の製造方
法に関する。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device in which a bipolar transistor and a MOS transistor are formed on the same semiconductor substrate.
［従来の技術］ 第３図（ａ）乃至（ｃ）は従来のバイポーラトランジ
スタ及びMOSトランジスタが同一の基板上に形成される
半導体装置の製造方法を工程順に示す断面図である。[Prior Art] FIGS. 3A to 3C are cross-sectional views showing a method of manufacturing a semiconductor device in which a conventional bipolar transistor and a MOS transistor are formed on the same substrate in the order of steps.
先ず、第３図（ａ）に示すように、Ｐ型単結晶シリコ
ン基板１の表面上にＰ型埋込拡散層２を選択的に形成
し、このＰ型埋込拡散層２に挟まれた領域にＮ型埋込拡
散層３を選択的に形成する。次に、シリコン基板１の全
面にＮ型エピタキシャル層４を形成した後に、Ｐ型埋込
拡散層２の直上域のＮ型エピタキシャル層４にＰ型不純
物を選択的に拡散させてＰ型埋込拡散層２に達するＰ型
拡散層５及びＰ型ウェル領域６を形成する。First, as shown in FIG. 3 (a), a P-type buried diffusion layer 2 is selectively formed on the surface of a P-type single crystal silicon substrate 1, and is sandwiched between the P-type buried diffusion layers 2. An N-type buried diffusion layer 3 is selectively formed in the region. Next, after an N-type epitaxial layer 4 is formed on the entire surface of the silicon substrate 1, a P-type impurity is selectively diffused into the N-type epitaxial layer 4 immediately above the P-type buried diffusion layer 2 to form a P-type buried layer. A P-type diffusion layer 5 and a P-type well region 6 reaching the diffusion layer 2 are formed.
次に、このシリコン基板１の表面に二酸化シリコン層
７を選択的に埋め込んでＮ型埋込拡散層３の直上域のＮ
型エピタキシャル層４とＰ型ウェル領域６とを絶縁分離
すると共に、このＮ型エピタキシャル層４をバイポーラ
トランジスタのコレクタ形成予定領域とベース形成予定
領域とに素子分離する。更に、Ｎ型エピタキシャル層及
びＰ型ウェル領域６の表面に二酸化シリコン膜８を形成
する。Next, a silicon dioxide layer 7 is selectively buried in the surface of the silicon substrate 1 so that N 2 in the region immediately above the N-type buried diffusion layer 3 is formed.
The N-type epitaxial layer 4 and the P-type well region 6 are insulated and separated from each other, and the N-type epitaxial layer 4 is element-isolated into a region where a bipolar transistor is to be formed and a region where a base is to be formed. Further, a silicon dioxide film 8 is formed on the surface of the N-type epitaxial layer and the P-type well region 6.
次に、Ｎ型エピタキシャル層４のコレクタ形成予定領
域上の二酸化シリコン膜８を除去した後に、シリコン基
板１の全面に例えばリンが添加されたＮ型多結晶シリコ
ン膜を形成し、このＮ型多結晶シリコン膜を選択的に除
去することにより、Ｎ型エピタキシャル層４のコレクタ
形成予定領域上及びＰ型ウェル領域６直上域の二酸化シ
リコン膜８上に夫々コレクタ電極９及びゲート電極10を
形成する。このとき、コレクタ電極９の直下域のＮ型エ
ピタキシャル層内にＮ型不純物が拡散されてＮ型埋込拡
散層３に達するＮ型拡散層11が形成される。Next, after removing the silicon dioxide film 8 on the region where the collector of the N-type epitaxial layer 4 is to be formed, an N-type polycrystalline silicon film doped with, for example, phosphorus is formed on the entire surface of the silicon substrate 1. By selectively removing the crystalline silicon film, a collector electrode 9 and a gate electrode 10 are formed on the silicon dioxide film 8 in the region where the collector is to be formed in the N-type epitaxial layer 4 and in the region immediately above the P-type well region 6, respectively. At this time, an N-type impurity is diffused into the N-type epitaxial layer immediately below the collector electrode 9 to form an N-type diffusion layer 11 reaching the N-type buried diffusion layer 3.
次に、ゲート電極10をマスクとし、二酸化シリコン膜
８を介してＰ型ウェル領域６に例えばリンをイオン注入
してＰ型ウェル領域６の表面にＮ型のソース・ドレイン
領域12,13を形成する。次いで、二酸化シリコン膜８を
介してＮ型エピタキシャル層４のベース形成予定領域に
例えばボロンをイオン注入してＮ型エピタキシャル層４
の表面にＰ型真性ベース領域18を形成する。その後、CV
D法によりシリコン基板１の全面に二酸化シリコン膜15
を被着する。Next, using the gate electrode 10 as a mask, for example, phosphorus is ion-implanted into the P-type well region 6 through the silicon dioxide film 8 to form N-type source / drain regions 12 and 13 on the surface of the P-type well region 6. I do. Then, for example, boron is ion-implanted into a region where the base of the N-type epitaxial layer 4 is to be formed via the silicon dioxide film 8 to thereby form the N-type epitaxial layer 4.
A P-type intrinsic base region 18 is formed on the surface of the substrate. Then CV
The silicon dioxide film 15 is formed on the entire surface of the silicon substrate 1 by the method D.
To adhere.
次に、第３図（ｂ）に示すように、異方性エッチング
により二酸化シリコン膜15及び８を除去してコレクタ電
極９及びゲート電極10の側方に二酸化シリコン膜15を残
留させる。これにより、コレクタ電極９及びゲート電極
10の側方に所謂サイドウォールが形成される。Next, as shown in FIG. 3 (b), the silicon dioxide films 15 and 8 are removed by anisotropic etching to leave the silicon dioxide film 15 on the sides of the collector electrode 9 and the gate electrode 10. Thereby, the collector electrode 9 and the gate electrode
A so-called side wall is formed on the side of 10.
次に第３図（ｃ）に示すように、二酸化シリコン膜15
をマスクとしてＮ型のソース・ドレイン領域12,13に例
えば砒素イオンを選択的にイオン注入することにより、
Ｐ型ウェル領域６の表面にソース・ドレイン領域12,13
よりも深くN+型のソース・ドレイン領域24,25を形成す
る。一方、Ｐ型真性ベース領域18に例えばボロンを選択
的にイオン注入することにより、Ｎ型エピタキシャル層
４の表面にＰ型真性ベース領域18よりも深くＰ型のベー
ス取出領域22を形成する。Next, as shown in FIG.
Is used as a mask to selectively implant arsenic ions into the N-type source / drain regions 12 and 13, for example.
The source / drain regions 12, 13 are formed on the surface of the P-type well region 6.
N + type source / drain regions 24 and 25 are formed more deeply. On the other hand, for example, boron is selectively ion-implanted into the P-type intrinsic base region 18 to form a P-type base extraction region 22 deeper than the P-type intrinsic base region 18 on the surface of the N-type epitaxial layer 4.
次に、シリコン基板１の全面に二酸化シリコン膜26を
被着した後に、Ｐ型真性ベース領域18上の二酸化シリコ
ン膜26を選択的に除去し、この開口部分に例えば砒素が
添加された多結晶シリコン膜27を選択的に形成する。そ
して、多結晶シリコン膜27からＰ型真性ベース領域18内
にＮ型不純物を拡散させることにより、Ｐ型真性ベース
領域18の表面にＮ型エミッタ領域28を形成する。更に、
シリコン基板１の全面に二酸化シリコン膜29を被着した
後に、Ｎ型拡散層11、Ｐ型真性ベース領域18、Ｎ型エミ
ッタ領域28及びソース・ドレイン領域24,25の直上域の
二酸化シリコン膜26,29を除去し、夫々コレクタ電極3
0、ベース電極31、エミッタ電極32及びソース・ドレイ
ン領域33,34を形成する。Next, after a silicon dioxide film 26 is deposited on the entire surface of the silicon substrate 1, the silicon dioxide film 26 on the P-type intrinsic base region 18 is selectively removed, and the opening portion is made of, for example, polycrystalline arsenic. The silicon film 27 is selectively formed. Then, an N-type impurity is diffused from the polycrystalline silicon film 27 into the P-type intrinsic base region 18 to form an N-type emitter region 28 on the surface of the P-type intrinsic base region 18. Furthermore,
After a silicon dioxide film 29 is deposited on the entire surface of the silicon substrate 1, the silicon dioxide film 26 just above the N-type diffusion layer 11, the P-type intrinsic base region 18, the N-type emitter region 28, and the source / drain regions 24 and 25 is formed. And 29 are removed, and the collector electrode 3
0, a base electrode 31, an emitter electrode 32, and source / drain regions 33 and 34 are formed.
この様にして、シリコン基板１上にバイポーラトラン
ジスタ及びMOSトランジスタが形成される。Thus, a bipolar transistor and a MOS transistor are formed on the silicon substrate 1.
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置の製造方法
においては、二酸化シリコン膜15及び８を異方性エッチ
ングしてサイドウォールを形成する場合に、MOSトラン
ジスタのソース・ドレイン領域12,13の表面が露出され
ると共に、バイポーラトランジスタの真性ベース領域18
の表面が露出される。このため、真性ベース領域18にエ
ッチング時のダメージによる欠陥が発生する。また、異
方性エッチングに使用されるC,F,Cl等の残留原子によっ
て真性ベース領域18が汚染される。そうすると、次工程
にて形成される接合深さが浅いＮ型エミッタ領域28と真
性ベース領域18とのPN接合特性が劣化するという問題点
がある。[Problems to be Solved by the Invention] However, in the conventional method of manufacturing a semiconductor device described above, when the silicon dioxide films 15 and 8 are anisotropically etched to form sidewalls, the source / drain of the MOS transistor is reduced. The surfaces of the regions 12 and 13 are exposed and the intrinsic base region 18 of the bipolar transistor is exposed.
Surface is exposed. For this reason, a defect occurs in the intrinsic base region 18 due to damage during etching. Further, the intrinsic base region 18 is contaminated by residual atoms such as C, F, and Cl used for anisotropic etching. Then, there is a problem that the PN junction characteristics between the N-type emitter region 28 and the intrinsic base region 18 having a shallow junction depth formed in the next step are deteriorated.
従って、同一の半導体基板上にバイポーラトランジス
タ及びMOSトランジスタを形成すると、バイポーラトラ
ンジスタのベース・エミッタ領域間の絶縁耐圧が劣化
し、又は逆方向リーク電流が増加する場合がある。特
に、コレクタ電流が0.1μＡ以下の場合には、この逆方
向リーク電流の影響が顕著に現われ、低電流領域での回
路動作が不能となってしまう。Therefore, when a bipolar transistor and a MOS transistor are formed on the same semiconductor substrate, the withstand voltage between the base and the emitter region of the bipolar transistor may deteriorate, or the reverse leakage current may increase. In particular, when the collector current is 0.1 μA or less, the influence of the reverse leakage current appears remarkably, and the circuit operation in a low current region becomes impossible.
本発明はかかる問題点に鑑みてなされたものであっ
て、バイポーラトランジスタ及びMOSトランジスタを同
一半導体基板上に形成する場合に、バイポーラトランジ
スタのベース・エミッタ領域間のPN接合特性が劣化する
ことを防止できる半導体装置の製造方法を提供すること
を目的とする。The present invention has been made in view of such a problem, and when a bipolar transistor and a MOS transistor are formed on the same semiconductor substrate, it is possible to prevent the PN junction characteristics between the base and the emitter region of the bipolar transistor from deteriorating. It is an object of the present invention to provide a method of manufacturing a semiconductor device which can be performed.
［課題を解決するための手段］ 本発明に係る半導体装置の製造方法は、バイポーラト
ランジスタ及びMOSトランジスタを同一の半導体基板上
に形成する半導体装置の製造方法において、半導体基板
の表面に第１の絶縁膜を形成する工程と、この第１の絶
縁膜上に多結晶シリコン膜を形成する工程と、この多結
晶シリコン膜を選択的に除去してMOSトランジスタ形成
予定領域内にゲート電極を形成すると共にバイポーラト
ランジスタのベース形成予定領域の直上域にベース保護
膜を形成する工程と、前記ゲート電極の形成と同時に又
はその後に前記バイポーラトランジスタ形成予定領域内
にコレクタ電極を形成する工程と、この半導体基板の全
面に第２の絶縁膜を被着する工程と、異方性エッチング
により前記第２及び第１の絶縁膜を除去して前記ゲート
電極の側方に側壁を形成する工程と、前記ベース保護膜
の直上域に開口部を有するフォトレジスト膜をマスクと
して前記ベース保護膜を選択的に除去する工程と、前記
フォトレジスト膜をマスクとして前記ベース形成予定領
域の前記半導体基板の表面に前記第１の絶縁膜を介して
不純物をイオン注入する工程とを有することを特徴とす
る。[Means for Solving the Problems] A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which a bipolar transistor and a MOS transistor are formed on the same semiconductor substrate. Forming a film, forming a polycrystalline silicon film on the first insulating film, selectively removing the polycrystalline silicon film to form a gate electrode in a region where a MOS transistor is to be formed, A step of forming a base protective film in a region immediately above the region where the base of the bipolar transistor is to be formed, a step of forming a collector electrode in the region where the bipolar transistor is to be formed simultaneously with or after the formation of the gate electrode, A step of applying a second insulating film on the entire surface, and removing the second and first insulating films by anisotropic etching. Forming a sidewall on the side of the gate electrode, selectively removing the base protective film using a photoresist film having an opening in a region immediately above the base protective film, and masking the photoresist film Implanting impurities into the surface of the semiconductor substrate in the region where the base is to be formed via the first insulating film.
［作用］ 本発明においては、多結晶シリコン膜を選択的に除去
することにより、MOSトランジスタのゲート電極を形成
すると共にバイポーラトランジスタのベース形成予定領
域の直上域にベース保護膜を形成する。このため、前記
ゲート電極の側方に側壁を形成するときに異方性エッチ
ングを行なっても、前記ベース形成予定領域が表面に露
出しない。そして、前記ベース保護膜を除去した後に、
前記ベース形成予定領域の半導体基板の表面に第１の絶
縁膜を介して不純物をイオン注入することによりベース
領域が形成される。このため、このベース領域は、エッ
チングによるダメージを受けることがないと共に、エッ
チング時の残留原子によって汚染されることがない。[Operation] In the present invention, a gate electrode of a MOS transistor is formed by selectively removing a polycrystalline silicon film, and a base protective film is formed immediately above a region where a base of a bipolar transistor is to be formed. For this reason, even if anisotropic etching is performed when forming the side wall on the side of the gate electrode, the base formation planned region is not exposed on the surface. Then, after removing the base protective film,
A base region is formed by ion-implanting an impurity into the surface of the semiconductor substrate in the region where the base is to be formed via a first insulating film. Therefore, the base region is not damaged by the etching and is not contaminated by the residual atoms during the etching.
従って、本発明によれば、バイポーラトランジスタ及
びMOSトランジスタを同一半導体基板上に形成する場合
に、バイポーラトランジスタのベース・エミッタ領域間
のPN接合特性が劣化することを防止できる。Therefore, according to the present invention, when the bipolar transistor and the MOS transistor are formed on the same semiconductor substrate, it is possible to prevent the PN junction characteristics between the base and the emitter region of the bipolar transistor from deteriorating.
また、本発明においては、フォトレジスト膜をマスク
として前記ベース保護膜を選択的に除去した後に、更に
このフォトレジスト膜をそのまま使用して前記ベース領
域を形成することができるので、フォトレジスト膜形成
工程を追加する必要がない。Further, in the present invention, after the base protective film is selectively removed using a photoresist film as a mask, the base region can be further formed by using the photoresist film as it is. No additional steps are required.
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。Example Next, an example of the present invention will be described with reference to the accompanying drawings.
第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。1A to 1C are sectional views showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
先ず、第１図（ａ）に示すように、Ｐ型単結晶シリコ
ン基板１の表面上にＰ型埋込拡散層２を選択的に形成
し、このＰ型埋込拡散層２に挟まれた領域にＮ型埋込拡
散層３を選択的に形成する。このＰ型埋込拡散層２は、
例えば、エネルギが100keV、ドーズ量が5.0×1013/cm2
の条件でボロンイオンをイオン注入した後に、1000℃の
窒素雰囲気中で１時間熱処理することにより形成され
る。また、Ｎ型埋込拡散層３は、例えば、エネルギが70
keV、ドーズ量が5.0×1015/cm2の条件で砒素イオンをイ
オン注入した後に、1100℃の窒素雰囲気中で３時間熱処
理することにより形成される。First, as shown in FIG. 1 (a), a P-type buried diffusion layer 2 is selectively formed on the surface of a P-type single crystal silicon substrate 1, and is sandwiched between the P-type buried diffusion layers 2. An N-type buried diffusion layer 3 is selectively formed in the region. This P-type buried diffusion layer 2
For example, the energy is 100 keV and the dose is 5.0 × 10 13 / cm 2
Is formed by performing a heat treatment in a nitrogen atmosphere at 1000 ° C. for 1 hour after boron ions are implanted under the conditions described in (1). The N-type buried diffusion layer 3 has, for example, an energy of 70.
It is formed by implanting arsenic ions under the conditions of keV and a dose of 5.0 × 10 15 / cm 2 , and then performing a heat treatment in a nitrogen atmosphere at 1100 ° C. for 3 hours.
次に、シリコン基板１の全面に、膜厚が例えば1.5乃
至2.5μｍであって比抵抗が例えば0.5乃至2.0ΩcmのＮ
型エピタキシャル層４を被着する。次いで、Ｐ型埋込拡
散層２の直上域のＮ型エピタキシャル層４に、例えば、
エネルギが、100keV、ドーズ量が3.0×1012乃至5.0×10
13/cm2の条件でボロンイオンを選択的にイオン注入して
Ｐ型埋込拡散層２に達するＰ型拡散層５及びＰ型ウェル
領域６を形成する。Next, on the entire surface of the silicon substrate 1, N having a thickness of, for example, 1.5 to 2.5 μm and a specific resistance of, for example, 0.5 to 2.0 Ωcm is formed.
Type epitaxial layer 4 is applied. Next, for example, the N-type epitaxial layer 4 immediately above the P-type buried diffusion layer 2
Energy is 100keV, dose is 3.0 × 10 12 to 5.0 × 10
Boron ions are selectively implanted under the condition of 13 / cm 2 to form a P-type diffusion layer 5 and a P-type well region 6 which reach the P-type buried diffusion layer 2.
次に、公知の選択酸化法によりシリコン基板１の表面
に厚さが例えば0.6乃至1.0μｍの二酸化シリコン層７を
選択的に埋め込んでＮ型埋込拡散層３の直上域のＮ型エ
ピタキシャル層４とＰ型ウェル領域６とを絶縁分離する
と共に、このＮ型エピタキシャル層４をバイポーラトラ
ンジスタのコレクタ形成予定領域とベース形成予定領域
とに素子分離する。この二酸化シリコン層７は、例え
ば、シリコン基板１を1000℃のH2＋O2雰囲気中で３時間
熱処理することにより形成される。次に、Ｎ型エピタキ
シャル層４及びＰ型ウェル領域６の表面に膜厚が例えば
10乃至25nmの二酸化シリコン膜８を形成する。この二酸
化シリコン膜８は、例えば、シリコン基板１を700乃至9
00℃のH2＋O2雰囲気中で３時間熱処理することにより形
成される。Next, a silicon dioxide layer 7 having a thickness of, for example, 0.6 to 1.0 μm is selectively embedded in the surface of the silicon substrate 1 by a known selective oxidation method to form an N-type epitaxial layer 4 immediately above the N-type buried diffusion layer 3. And the P-type well region 6 are insulated from each other, and the N-type epitaxial layer 4 is element-isolated into a region where a bipolar transistor is to be formed and a region where a base is to be formed. This silicon dioxide layer 7 is formed, for example, by subjecting the silicon substrate 1 to a heat treatment in a H 2 + O 2 atmosphere at 1000 ° C. for 3 hours. Next, for example, a film thickness is formed on the surface of the N-type epitaxial layer 4 and the P-type well region 6.
A silicon dioxide film 8 of 10 to 25 nm is formed. The silicon dioxide film 8 is formed by, for example,
It is formed by heat treatment in a H 2 + O 2 atmosphere at 00 ° C. for 3 hours.
次に、Ｎ型エピタキシャル層４のコレクタ形成予定領
域上の二酸化シリコン膜８を除去した後に、公知の減圧
CVD法によりシリコン基板１の全面に膜厚が例えば400nm
の多結晶シリコン膜を形成し、更にこの多結晶シリコン
膜に例えばリンを拡散させる。次に、この多結晶シリコ
ン膜を選択的に除去することにより、コレクタ形成予定
領域のＮ型エピタキシャル層４上、ベース形成予定領域
の直上域の二酸化シリコン膜８上及びＰ型ウェル領域６
直上域内の二酸化シリコン膜８上に夫々コレクタ電極
９、ベース保護膜14及びゲート電極10を形成する。ま
た、このとき、コレクタ電極９の直下域のＮ型エピタキ
シャル層４内にＮ型不純物が拡散されてＮ型埋込拡散層
３に達するＮ型拡散層11が形成される。Next, after removing the silicon dioxide film 8 on the region where the collector of the N-type epitaxial layer 4 is to be formed, a known pressure reduction is performed.
The film thickness is, for example, 400 nm on the entire surface of the silicon substrate 1 by the CVD method.
Then, for example, phosphorus is diffused into the polycrystalline silicon film. Next, by selectively removing the polycrystalline silicon film, the N-type epitaxial layer 4 in the region where the collector is to be formed, the silicon dioxide film 8 immediately above the region where the base is to be formed, and the P-type well region 6 are formed.
A collector electrode 9, a base protective film 14, and a gate electrode 10 are formed on the silicon dioxide film 8 in the region directly above. At this time, an N-type impurity is diffused into the N-type epitaxial layer 4 immediately below the collector electrode 9 to form an N-type diffusion layer 11 reaching the N-type buried diffusion layer 3.
次に、ゲート電極10をマスクとし、二酸化シリコン膜
８を介してＰ型ウェル領域６に例えばリンをイオン注入
してＰ型ウェル領域６の表面にＮ型のソース・ドレイン
領域12,13を形成する。その後、CVD法によりシリコン基
板１の全面に二酸化シリコン膜15を被着する。次いで、
異方性エッチングにより二酸化シリコン膜15及び８を除
去してコレクタ電極９、ベース保護膜14及びゲート電極
10の側方に二酸化シリコン膜15を残留させる。Next, using the gate electrode 10 as a mask, for example, phosphorus is ion-implanted into the P-type well region 6 through the silicon dioxide film 8 to form N-type source / drain regions 12 and 13 on the surface of the P-type well region 6. I do. Thereafter, a silicon dioxide film 15 is deposited on the entire surface of the silicon substrate 1 by the CVD method. Then
The silicon dioxide films 15 and 8 are removed by anisotropic etching to remove the collector electrode 9, the base protective film 14, and the gate electrode.
The silicon dioxide film 15 is left on the side of.
次に、第１図（ｂ）に示すように、シリコン基板１の
全面にフォトレジスト膜16を形成した後に、ベース保護
膜14の直上域のフォトレジスト膜16を選択的に除去す
る。そして、このフォトレジスト膜16をマスクとしてベ
ース保護膜14を選択的に除去する。この場合、ベース保
護膜14の除去は、例えば、CF4＋O2のプラズマ雰囲気中
で行なわれる。Next, as shown in FIG. 1 (b), after a photoresist film 16 is formed on the entire surface of the silicon substrate 1, the photoresist film 16 immediately above the base protective film 14 is selectively removed. Then, using the photoresist film 16 as a mask, the base protective film 14 is selectively removed. In this case, the removal of the base protective film 14 is performed, for example, in a CF 4 + O 2 plasma atmosphere.
次に、第１図（ｃ）に示すように、フォトレジスト膜
16をマスクとしてベース形成予定領域のＮ型エピタキシ
ャル層４に二酸化シリコン膜８を介して、例えばエネル
ギが15乃至30keV、ドーズ量が1.0×1013乃至2.5×1013/
cm2の条件でボロンイオンをイオンを注入することによ
り、Ｎ型エピタキシャル層４の表面にＰ型真性ベース領
域18を形成する。Next, as shown in FIG. 1 (c), a photoresist film
Using the silicon mask 16 as a mask, the N-type epitaxial layer 4 in the region where the base is to be formed is interposed via the silicon dioxide film 8 with, for example, an energy of 15 to 30 keV and a dose of 1.0 × 10 13 to 2.5 × 10 13 /
By implanting boron ions under the condition of cm 2 , a P-type intrinsic base region 18 is formed on the surface of the N-type epitaxial layer 4.
また、これ以降の工程は従来と同様にしてシリコン基
板１上にバイポーラトランジスタ及びMOSトランジスタ
が形成される。In the subsequent steps, a bipolar transistor and a MOS transistor are formed on the silicon substrate 1 in the same manner as in the related art.
本実施例によれば、異方性エッチングによりゲート電
極10にサイドウォールを形成する工程において、ベース
形成予定領域の直上域にベース保護膜が14形成されてい
るので、この部分が露出することがない。このため、次
工程にて形成されるＰ型真性ベース領域18が損傷しない
ので、バイポーラトランジスタの絶縁耐圧の劣化及び逆
方向リーク電流の発生を防止することができる。According to the present embodiment, in the step of forming the sidewalls on the gate electrode 10 by anisotropic etching, the base protective film 14 is formed in the region immediately above the base formation planned region, so that this portion may be exposed. Absent. For this reason, the P-type intrinsic base region 18 formed in the next step is not damaged, so that it is possible to prevent the deterioration of the withstand voltage of the bipolar transistor and the generation of the reverse leakage current.
また、本実施例においては、ベース保護膜14を除去す
るのに使用したフォトレジスト膜16をそのまま使用して
Ｐ型真性ベース領域18を形成できるので、余分なフォト
レジスト膜形成工程を追加しないで、上述の如く優れた
効果を得ることができる。Further, in the present embodiment, the P-type intrinsic base region 18 can be formed using the photoresist film 16 used for removing the base protective film 14 as it is, so that an extra photoresist film forming step is not added. As described above, excellent effects can be obtained.
第２図（ａ）及び（ｂ）は本発明の第２の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
なお、第２図において第１図と同一物には同一符号を付
してその部分の詳細な説明は省略する。FIGS. 2A and 2B are cross-sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
In FIG. 2, the same components as those in FIG. 1 are denoted by the same reference numerals, and the detailed description of those portions will be omitted.
第２図（ａ）に示すように、シリコン基板１の全面に
二酸化シリコン膜８を形成した後に、この二酸化シリコ
ン膜８上に多結晶シリコン膜を形成し、この多結晶シリ
コン膜を選択的に除去することにより、Ｐ型ウェル領域
６直上域内の二酸化シリコン膜８上及びベース形成予定
領域の直上域の二酸化シリコン膜８上に夫々ゲート電極
10及びベース保護膜14を形成する。次に、二酸化シリコ
ン膜８を介してＰ型ウェル領域６及びコレクタ形成予定
領域のＮ型エピタキシャル層４に例えばリンをイオン注
入してＰ型ウェル領域６の表面にＮ型のソース・ドレイ
ン領域12,13を形成すると共にＮ型エピタキシャル層４
の表面にコレクタ電極領域20を形成する。その後、シリ
コン基板１の全面に二酸化シリコン膜15を被着し、異方
性エッチングにより二酸化シリコン膜15及び８を除去し
てゲート電極10及びベース保護膜14の側方に二酸化シリ
コン膜15を残留させる。As shown in FIG. 2A, after a silicon dioxide film 8 is formed on the entire surface of the silicon substrate 1, a polycrystalline silicon film is formed on the silicon dioxide film 8, and the polycrystalline silicon film is selectively formed. By removing, the gate electrodes are formed on the silicon dioxide film 8 immediately above the P-type well region 6 and on the silicon dioxide film 8 immediately above the base formation region.
10 and a base protective film 14 are formed. Next, for example, phosphorus is ion-implanted into the P-type well region 6 and the N-type epitaxial layer 4 in the region where the collector is to be formed via the silicon dioxide film 8 to form N-type source / drain regions 12 on the surface of the P-type well region 6. , 13 and N-type epitaxial layer 4
A collector electrode region 20 on the surface of the substrate. Thereafter, a silicon dioxide film 15 is deposited on the entire surface of the silicon substrate 1, the silicon dioxide films 15 and 8 are removed by anisotropic etching, and the silicon dioxide film 15 remains on the sides of the gate electrode 10 and the base protective film 14. Let it.
次に、ベース保護膜14を選択的に除去した後に、フォ
トレジスト膜16をマスクとしてベース形成予定領域のＮ
型エピタキシャル層４に二酸化シリコン膜８を介して例
えばボロンをイオン注入することにより、Ｎ型エピタキ
シャル層４の表面にＰ型真性ベース領域18を形成する。
次に、イオン注入によりソース・ドレイン領域12,13及
びコレクタ電極領域20の表面にN+型のソース・ドレイン
領域24,25及びコレクタ電極領域23を形成する。一方、
Ｐ型真性ベース領域18にイオン注入することにより、Ｎ
型エピタキシャル層４の表面にＰ型のベース取出領域22
を選択的に形成する。Next, after the base protective film 14 is selectively removed, the photoresist film 16 is used as a mask to remove N in the base formation planned region.
P-type intrinsic base region 18 is formed on the surface of N-type epitaxial layer 4 by ion-implanting, for example, boron into silicon-type epitaxial layer 4 through silicon dioxide film 8.
Next, N + -type source / drain regions 24 and 25 and a collector electrode region 23 are formed on the surfaces of the source / drain regions 12 and 13 and the collector electrode region 20 by ion implantation. on the other hand,
By implanting ions into the P-type intrinsic base region 18, N
The P-type base extraction region 22 is formed on the surface of the
Are formed selectively.
また、これ以降の工程は従来と同様にしてシリコン基
板１上にバイポーラトランジスタ及びMOSトランジスタ
が形成される。In the subsequent steps, a bipolar transistor and a MOS transistor are formed on the silicon substrate 1 in the same manner as in the related art.
本実施例によれば、第１の実施例と同様の効果が得ら
れると共に、コレクタ形成予定領域の二酸化シリコン膜
８を選択的に除去する工程を省略できるため、工程数を
削減することができる。According to this embodiment, the same effect as that of the first embodiment can be obtained, and the step of selectively removing the silicon dioxide film 8 in the region where the collector is to be formed can be omitted, so that the number of steps can be reduced. .
なお、以上の各実施例においては、ベース保護膜とし
て多結晶シリコン層を使用したが、MOSトランジスタの
ゲート電極を例えば多結晶シリコン層とタングステン層
との積層構造にした場合には、この積層構造をベース保
護膜として使用可能であることは勿論である。In each of the above embodiments, a polycrystalline silicon layer is used as the base protective film. However, when the gate electrode of the MOS transistor has a laminated structure of, for example, a polycrystalline silicon layer and a tungsten layer, this laminated structure is used. Can be used as a base protective film.
［発明の効果］ 以上説明したように本発明によれば、バイポーラトラ
ンジスタ及びMOSトランジスタを同一半導体基板上に形
成する場合に、ゲート電極に側壁を形成するための異方
性エッチング時において、ベース形成予定領域がベース
保護膜によって保護されているので、異方性エッチング
によるベース領域の損傷を防止することができる。ま
た、本発明においては、余分なフォトレジスト膜形成工
程を追加する必要がない。[Effects of the Invention] As described above, according to the present invention, when a bipolar transistor and a MOS transistor are formed on the same semiconductor substrate, a base is formed during anisotropic etching for forming a sidewall on a gate electrode. Since the predetermined region is protected by the base protective film, it is possible to prevent the base region from being damaged by anisotropic etching. Further, in the present invention, there is no need to add an extra photoresist film forming step.
従って、バイポーラトランジスタ及びMOSトランジス
タを同一半導体基板上に形成される半導体装置におい
て、バイポーラトランジスタのベース・エミッタ領域間
のPN接合特性の劣化を容易に防止することができる。Therefore, in the semiconductor device in which the bipolar transistor and the MOS transistor are formed on the same semiconductor substrate, it is possible to easily prevent the deterioration of the PN junction characteristic between the base and the emitter region of the bipolar transistor.
第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）及び（ｂ）は本発明の第２の実施例に係る半導体
装置の製造方法を工程順に示す断面図、第３図（ａ）乃
至（ｃ）は従来の半導体装置の製造方法を工程順に示す
断面図である。 1;P型単結晶シリコン基板、2;P型埋込拡散層、3;N型埋
込拡散層、4;N型エピタキシャル層、5;P型拡散層、6;P
型ウェル領域、7;二酸化シリコン層、8,15,26,29;二酸
化シリコン膜、9,30;コレクタ電極、10;ゲート電極、1
1;N型拡散層、12,13,24,25;ソース・ドレイン領域、14;
ベース保護膜、16;フォトレジスト膜、18;P型真性ベー
ス領域、20,23;コレクタ電極領域、22;ベース取出領
域、27;多結晶シリコン膜、28;N型エミッタ領域、31;ベ
ース電極、32;エミッタ電極、33,34;ソース・ドレイン
電極1 (a) to 1 (c) are cross-sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps, and FIGS. 2 (a) and (b) are second views of the present invention. 3A to 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an example in the order of steps, and FIGS. 3A to 3C are cross-sectional views illustrating steps in a method for manufacturing a conventional semiconductor device. 1; P-type single crystal silicon substrate; 2; P-type buried diffusion layer; 3; N-type buried diffusion layer; 4; N-type epitaxial layer; 5; P-type diffusion layer; 6; P
Mold well region, 7; silicon dioxide layer, 8, 15, 26, 29; silicon dioxide film, 9, 30; collector electrode, 10; gate electrode, 1
1; N-type diffusion layer, 12, 13, 24, 25; source / drain region, 14;
Base protective film, 16; photoresist film, 18; p-type intrinsic base region, 20, 23; collector electrode region, 22; base extraction region, 27; polycrystalline silicon film, 28; n-type emitter region, 31; base electrode , 32; emitter electrode, 33, 34; source / drain electrode
Claims (2)
スタを同一の半導体基板上に形成する半導体装置の製造
方法において、半導体基板の表面に第１の絶縁膜を形成
する工程と、この第１の絶縁膜上に多結晶シリコン膜を
形成する工程と、この多結晶シリコン膜を選択的に除去
してMOSトランジスタ形成予定領域内にゲート電極を形
成すると共にバイポーラトランジスタのベース形成予定
領域の直上域にベース保護膜を形成する工程と、前記ゲ
ート電極の形成と同時に又はその後に前記バイポーラト
ランジスタ形成予定領域内にコレクタ電極を形成する工
程と、この半導体基板の全面に第２の絶縁膜を被着する
工程と、異方性エッチングにより前記第２及び第１の絶
縁膜を除去して前記ゲート電極の側方に側壁を形成する
工程と、前記ベース保護膜の直上域に開口部を有するフ
ォトレジスト膜をマスクとして前記ベース保護膜を選択
的に除去する工程と、前記フォトレジスト膜をマスクと
して前記ベース形成予定領域の前記半導体基板の表面に
前記第１の絶縁膜を介して不純物をイオン注入する工程
とを有することを特徴とする半導体装置の製造方法。In a method of manufacturing a semiconductor device in which a bipolar transistor and a MOS transistor are formed on the same semiconductor substrate, a step of forming a first insulating film on a surface of the semiconductor substrate; A step of forming a polycrystalline silicon film, selectively removing the polycrystalline silicon film to form a gate electrode in a region where a MOS transistor is to be formed, and forming a base protective film immediately above a region where a bipolar transistor is to be formed. A step of forming a collector electrode in the region where the bipolar transistor is to be formed at the same time as or after the formation of the gate electrode, and a step of depositing a second insulating film over the entire surface of the semiconductor substrate. Removing the second and first insulating films by anisotropic etching to form side walls on the sides of the gate electrode; Selectively removing the base protective film using a photoresist film having an opening in a region directly above the film as a mask; and forming the first film on the surface of the semiconductor substrate in the base formation planned region using the photoresist film as a mask. Implanting impurities through said insulating film.
ト電極の形成後に、コレクタ形成予定領域にイオン注入
することによりコレクタ電極領域を形成するものである
ことを特徴とする請求項１に記載の半導体装置の製造方
法。2. The method according to claim 1, wherein the step of forming the collector electrode comprises, after forming the gate electrode, forming a collector electrode region by implanting ions into a region where a collector is to be formed. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33941789A JP2926817B2 (en) | 1989-12-27 | 1989-12-27 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33941789A JP2926817B2 (en) | 1989-12-27 | 1989-12-27 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198372A JPH03198372A (en) | 1991-08-29 |
| JP2926817B2 true JP2926817B2 (en) | 1999-07-28 |
Family
ID=18327277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33941789A Expired - Lifetime JP2926817B2 (en) | 1989-12-27 | 1989-12-27 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926817B2 (en) |
-
1989
- 1989-12-27 JP JP33941789A patent/JP2926817B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03198372A (en) | 1991-08-29 |
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