JP2924030B2 - クロック信号選択回路 - Google Patents
クロック信号選択回路Info
- Publication number
- JP2924030B2 JP2924030B2 JP1326889A JP32688989A JP2924030B2 JP 2924030 B2 JP2924030 B2 JP 2924030B2 JP 1326889 A JP1326889 A JP 1326889A JP 32688989 A JP32688989 A JP 32688989A JP 2924030 B2 JP2924030 B2 JP 2924030B2
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- JP
- Japan
- Prior art keywords
- output
- clock
- outputs
- mode register
- selector
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック信号選択回路に関し、特に複数の機
能ブロックに、それぞれ異なるクロック信号を選択して
出力するクロック信号選択回路に関する。
能ブロックに、それぞれ異なるクロック信号を選択して
出力するクロック信号選択回路に関する。
従来、この種のクロック信号選択回路は、第４図に示
す回路構成となっていた。
す回路構成となっていた。
第４図において、外部より入力されるクロック信号CK
は、６段分周回路21に入力される。６段階分周回路21で
は、クロック信号CKを分周し、各分周後の信号が出力さ
れる。クロック信号CKの周波数をfxとした時、分周出力
a,b,c,d,e,fは、それぞれfx/2,fx/4,fx/8,fx/16,fx/32,
fx/64の周波数のクロック信号となる。モードレジスタ
Ｈは、クロック出力CKOUT1に、分周出力c,d,e,fのう
ち、どれを出力するかかを設定するレジスタであり、こ
の場合、４種類の分周出力を選択する為には、２ビット
のレジスタが必要である。セレクタD:22はモードレジス
タH:26に設定されたデータに従い、分周出力c,d,e,fの
うちどれか１つを選択し、クロック出力CKOUT1として出
力する。第１表に、モードレジスタH:26の設定値と、ク
ロック出力CKOUT1に出力される分周出力の一例を示す。
この例では、モードレジスタH:26に“01"を設定した
時、クロック出力CKOUT1には、分周出力ｄが出力され
る。
は、６段分周回路21に入力される。６段階分周回路21で
は、クロック信号CKを分周し、各分周後の信号が出力さ
れる。クロック信号CKの周波数をfxとした時、分周出力
a,b,c,d,e,fは、それぞれfx/2,fx/4,fx/8,fx/16,fx/32,
fx/64の周波数のクロック信号となる。モードレジスタ
Ｈは、クロック出力CKOUT1に、分周出力c,d,e,fのう
ち、どれを出力するかかを設定するレジスタであり、こ
の場合、４種類の分周出力を選択する為には、２ビット
のレジスタが必要である。セレクタD:22はモードレジス
タH:26に設定されたデータに従い、分周出力c,d,e,fの
うちどれか１つを選択し、クロック出力CKOUT1として出
力する。第１表に、モードレジスタH:26の設定値と、ク
ロック出力CKOUT1に出力される分周出力の一例を示す。
この例では、モードレジスタH:26に“01"を設定した
時、クロック出力CKOUT1には、分周出力ｄが出力され
る。
第５図は第４図のセレクタD:22の回路例である。この
場合、４種類の信号の中から１つだけ選択して出力する
為、４つのANDゲート30〜33と、１つのORゲート34で構
成される。この様に、セレクタ回路は、比較的大きな回
路となる。
場合、４種類の信号の中から１つだけ選択して出力する
為、４つのANDゲート30〜33と、１つのORゲート34で構
成される。この様に、セレクタ回路は、比較的大きな回
路となる。
同様に、クロック出力CKOUT2,CKOUT3,CKOUT4には、そ
れぞれのモードレジスタI:27,J:28,K:29において設定さ
れた値に従い、分周出力c,d,e,fのどれかが出力され。
れぞれのモードレジスタI:27,J:28,K:29において設定さ
れた値に従い、分周出力c,d,e,fのどれかが出力され。
第６図に、動作タイミングチャート例を示す。このタ
イミングチャートは、クロック出力CKOUT1,CKOUT2,CKOU
T3,CKOUT4にそれぞれ、分周出力d,f,c,dを選択して出力
する場合の動作例である。
イミングチャートは、クロック出力CKOUT1,CKOUT2,CKOU
T3,CKOUT4にそれぞれ、分周出力d,f,c,dを選択して出力
する場合の動作例である。
上述した従来のクロック信号選択回路は、各クロック
出力ごとに比較的回路規模の大きいセレクタ回路を必要
とするので、LSI化した時に、回路が複雑になり、チッ
プ面積が大きくなるという欠点がある。
出力ごとに比較的回路規模の大きいセレクタ回路を必要
とするので、LSI化した時に、回路が複雑になり、チッ
プ面積が大きくなるという欠点がある。
本発明のクロック信号選択回路は、クロック信号に応
答して第１及び第２のラッチ信号を生成するタイミング
回路と、入力端が第１の節点に接続されると共に出力端
が第１の出力端に接続され前記第１のラッチ信号に応答
して前記入力端のデータを取り込む第１のラッチ回路
と、入力端が第１の節点に接続されると共に出力端が第
２の出力端に接続され前記第２のラッチ信号に応答して
前記入力端のデータを取り込む第２のラッチ回路と、第
１のモードレジスタと、第２のモードレジスタと、前記
第１のラッチ信号に対応する期間前記第１のモードレジ
スタの値を出力し前記第２のラッチ信号に対応する期間
前記第２のモードレジスタの値を出力する第１のセレク
タと、前記クロック信号に応答して生成された第１の分
周クロック及び第２の分周クロックが入力され前記第１
のセレクタから供給される値に応じて前記第１の節点に
選択された前記第１もしくは第２の分周クロックを出力
する第２のセレクタとを備えることを特徴とする。
答して第１及び第２のラッチ信号を生成するタイミング
回路と、入力端が第１の節点に接続されると共に出力端
が第１の出力端に接続され前記第１のラッチ信号に応答
して前記入力端のデータを取り込む第１のラッチ回路
と、入力端が第１の節点に接続されると共に出力端が第
２の出力端に接続され前記第２のラッチ信号に応答して
前記入力端のデータを取り込む第２のラッチ回路と、第
１のモードレジスタと、第２のモードレジスタと、前記
第１のラッチ信号に対応する期間前記第１のモードレジ
スタの値を出力し前記第２のラッチ信号に対応する期間
前記第２のモードレジスタの値を出力する第１のセレク
タと、前記クロック信号に応答して生成された第１の分
周クロック及び第２の分周クロックが入力され前記第１
のセレクタから供給される値に応じて前記第１の節点に
選択された前記第１もしくは第２の分周クロックを出力
する第２のセレクタとを備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路構成図である。外部
より入力されるクロック信号CKは、６段分周回路１に入
力される。６段分周回路１の動作は、前述した従来例と
同じであり、クロック信号CKの周波数をfxとした時、分
周出力a,b,c,d,e,fの周波数は、それぞれ、fx/2,fx/4,f
x/8,fx/18,fx/32,fx/64である。
より入力されるクロック信号CKは、６段分周回路１に入
力される。６段分周回路１の動作は、前述した従来例と
同じであり、クロック信号CKの周波数をfxとした時、分
周出力a,b,c,d,e,fの周波数は、それぞれ、fx/2,fx/4,f
x/8,fx/18,fx/32,fx/64である。
モードレジスタH:14,I:15,J:16,K:17は、それぞれ２
ビット長のレジスタで、クロック出力CKOUT1,CKOUT2,CK
OUT3,CKOUT4に、分周出力c,d,e,fのどの信号を出力する
かを設定する。セレクタB:3及びセレクタC:4は、それぞ
れモードレジスタの上位及び下位ビットに対応してい
る。分周出力ａ及びｂが、共にLOWレベルの時、セレク
タB:3は、モードレジスタH:14の上位ビットを、セレク
タC:4は、モードレジスタH:14の下位ビットをそれぞれ
選択して出力する。同様に、分周出力ａ及びｂが、それ
ぞれHighレベル、Lowレベルの時は、モードレジスタI:1
5、Lowレベル,Highレベルの時は、モードレジスタJ:1
6、Highレベル,Highレベルの時はモードレジスタK:17の
設定値を選択して出力する。
ビット長のレジスタで、クロック出力CKOUT1,CKOUT2,CK
OUT3,CKOUT4に、分周出力c,d,e,fのどの信号を出力する
かを設定する。セレクタB:3及びセレクタC:4は、それぞ
れモードレジスタの上位及び下位ビットに対応してい
る。分周出力ａ及びｂが、共にLOWレベルの時、セレク
タB:3は、モードレジスタH:14の上位ビットを、セレク
タC:4は、モードレジスタH:14の下位ビットをそれぞれ
選択して出力する。同様に、分周出力ａ及びｂが、それ
ぞれHighレベル、Lowレベルの時は、モードレジスタI:1
5、Lowレベル,Highレベルの時は、モードレジスタJ:1
6、Highレベル,Highレベルの時はモードレジスタK:17の
設定値を選択して出力する。
セレクタＡは、セレクタＢ及びＣの出力値によって、
分周出力c,d,e,fのうちどれかを選択して出力する。セ
レクタＡの出力は、４つのクロック出力ラッチ5,6,7,8
に入力される。クロック出力ラッチ５の出力がクロック
出力CKOUT1であり、同様に、クロック出力ラッチ6,7,8
の出力が、クロック出力CKOUT2,CKOUT3,CKOUT4である。
分周出力c,d,e,fのうちどれかを選択して出力する。セ
レクタＡの出力は、４つのクロック出力ラッチ5,6,7,8
に入力される。クロック出力ラッチ５の出力がクロック
出力CKOUT1であり、同様に、クロック出力ラッチ6,7,8
の出力が、クロック出力CKOUT2,CKOUT3,CKOUT4である。
タイミングデコーダ13は、分周出力ａ及びｂをデコー
ドする回路であり、タイミングデコーダ13の出力と、ク
ロック信号CKの論理積をとった信号g,h,i,jが、それぞ
れ４つのクロック出力ラッチ5,6,7,8のラッチ信号とな
る。
ドする回路であり、タイミングデコーダ13の出力と、ク
ロック信号CKの論理積をとった信号g,h,i,jが、それぞ
れ４つのクロック出力ラッチ5,6,7,8のラッチ信号とな
る。
第２図は、本発明例の動作説明の為の動作タイミング
チャートである。クロック信号CKの分周出力ａ及びｂ
が、共にLowレベルの時には、セレクタB:3及びC:4は、
モードレジスタＨを選択して出力する。従ってこの時
は、第１図のセレクタA:2は、モードレジスタH:14の設
定値に応じて、分周出力c,d,e,fのどれかを出力してい
る。分周出力ａ及びｂが共にLowレベルの時の、クロッ
ク信号CKがクロック出力CKOUT1の出力ラッチ信号ｇであ
る。同様に、分周出力９及びｂがそれぞれHighレベル及
びLowレベルの時は、モードレジスタI:15の設定値に応
じて、分周出力c,d,e,fのどれかが選択され、クロック
出力CKOUT2の出力ラッチ６にラッチされる。
チャートである。クロック信号CKの分周出力ａ及びｂ
が、共にLowレベルの時には、セレクタB:3及びC:4は、
モードレジスタＨを選択して出力する。従ってこの時
は、第１図のセレクタA:2は、モードレジスタH:14の設
定値に応じて、分周出力c,d,e,fのどれかを出力してい
る。分周出力ａ及びｂが共にLowレベルの時の、クロッ
ク信号CKがクロック出力CKOUT1の出力ラッチ信号ｇであ
る。同様に、分周出力９及びｂがそれぞれHighレベル及
びLowレベルの時は、モードレジスタI:15の設定値に応
じて、分周出力c,d,e,fのどれかが選択され、クロック
出力CKOUT2の出力ラッチ６にラッチされる。
第３図は、本発明例の動作タイミングチャートの一例
である。本例は、クロック出力CKOUT1,CKOUT2,CKOUT3,C
KOUT4に、それぞれ分周出力d,f,c,dを選択した場合であ
る。本実施例では、従来例に対して、クロック出力CKOU
T1,CKOUT2,CKOUT3,CKOUT4は、それぞれ位相がずれる
が、周波数（周期）としては、同じクロック出力とな
る。
である。本例は、クロック出力CKOUT1,CKOUT2,CKOUT3,C
KOUT4に、それぞれ分周出力d,f,c,dを選択した場合であ
る。本実施例では、従来例に対して、クロック出力CKOU
T1,CKOUT2,CKOUT3,CKOUT4は、それぞれ位相がずれる
が、周波数（周期）としては、同じクロック出力とな
る。
〔発明の効果〕 以上説明したように本発明は、各クロック出力におけ
る分周出力を選択して出力するセレクタを共通し、時分
割で各クロック出力を選択して出力することにより、回
路規模を小さくし、LSI化した時にチップ面積を小さく
できる効果がある。本実施例では、４本のクロック出力
を時分割にした例で説明を行なったが、クロック出力の
本数が多い場合ほど、この効果は顕著である。また、被
選択のクロック種類が多い場合も効果は大きい。
る分周出力を選択して出力するセレクタを共通し、時分
割で各クロック出力を選択して出力することにより、回
路規模を小さくし、LSI化した時にチップ面積を小さく
できる効果がある。本実施例では、４本のクロック出力
を時分割にした例で説明を行なったが、クロック出力の
本数が多い場合ほど、この効果は顕著である。また、被
選択のクロック種類が多い場合も効果は大きい。
第１図は本発明のクロック信号選択回路の回路構成図、
第２図は、第１図の動作説明の為のタイミングチャー
ト、第３図は、第１図の動作タイミングチャートの一
例、第４図は従来のクロック信号選択回路の回路構成
図、第５図は第４図のセレクタの回路図、第６図は第４
図の動作タイミングチャートの一例である。 1,21……６段分周回路、2,3,4,22,23,24,25……セレク
タ回路、5,6,7,8……ラッチ、9,10,11,12,30,31,32,33
……ANDゲート、13……タイミングデコーダ、14,15,16,
17,26,27,28,29,37……モードレジスタ、34……ORゲー
ト、35,36……インバータ。
第２図は、第１図の動作説明の為のタイミングチャー
ト、第３図は、第１図の動作タイミングチャートの一
例、第４図は従来のクロック信号選択回路の回路構成
図、第５図は第４図のセレクタの回路図、第６図は第４
図の動作タイミングチャートの一例である。 1,21……６段分周回路、2,3,4,22,23,24,25……セレク
タ回路、5,6,7,8……ラッチ、9,10,11,12,30,31,32,33
……ANDゲート、13……タイミングデコーダ、14,15,16,
17,26,27,28,29,37……モードレジスタ、34……ORゲー
ト、35,36……インバータ。
Claims (1)
- 【請求項１】クロック信号に応答して第１及び第２のラ
ッチ信号を生成するタインミング回路と、入力端が第１
の節点に接続されると共に出力端が第１の出力端に接続
され前記第１のラッチ信号に応答して前記入力端のデー
タを取り込む第１のラッチ回路と、入力端が第１の節点
に接続されると共に出力端が第２の出力端に接続され前
記第２のラッチ信号に応答して前記入力端のデータを取
り込む第２のラッチ回路と、第１のモードレジスタと、
第２のモードレジスタと、前記第１のラッチ信号に対応
する期間前記第１のモードレジスタの値を出力し前記第
２のラッチ信号に対応する期間前記第２のモードレジス
タの値を出力する第１のセレクタと、前記クロック信号
に応答して生成された第１の分周クロック及び第２の分
周クロックが入力され前記第１のセレクタから供給され
る値に応じて前記第１の節点に選択された前記第１もし
くは第２の分周クロックを出力する第２のセレクタとを
備えることを特徴とするクロック信号選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326889A JP2924030B2 (ja) | 1989-12-15 | 1989-12-15 | クロック信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326889A JP2924030B2 (ja) | 1989-12-15 | 1989-12-15 | クロック信号選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03186912A JPH03186912A (ja) | 1991-08-14 |
| JP2924030B2 true JP2924030B2 (ja) | 1999-07-26 |
Family
ID=18192874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326889A Expired - Lifetime JP2924030B2 (ja) | 1989-12-15 | 1989-12-15 | クロック信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924030B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2923882B2 (ja) | 1997-03-31 | 1999-07-26 | 日本電気株式会社 | クロック供給回路を備える半導体集積回路 |
| JP4691791B2 (ja) * | 2001-02-01 | 2011-06-01 | ソニー株式会社 | データ処理システム |
-
1989
- 1989-12-15 JP JP1326889A patent/JP2924030B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03186912A (ja) | 1991-08-14 |
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