JP2921494B2 - 発振回路 - Google Patents
発振回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
特に、水晶発振子またはセラミック発振子を用いた発振
回路に関する。
特開平4−160960号公報には、水晶振動子を含む
発振回路の発振出力が十分に大きなレベルとなり、発振
出力が安定な状態に到達したことを検出した上で内部ク
ロックを供給することにより、半導体集積回路における
異常クロックによる誤動作を排除することができ、多段
のトランジスタ素子の使用を不要としてチップサイズを
小型化するようにした構成が提案されている。この従来
の技術は、発振器のクロック出力信号を、レベル検出回
路を用い、発振の振幅が所定のレベルに達することを検
出し、発振クロックの安定を判定している。
来技術においては、ノイズによる誤動作が起きやすい、
という問題点を有している。この理由は、前記従来技術
においては、発振出力のレベルをレベル検出回路で検出
して、発振出力が安定か否かを判定するので、例えばノ
イズにより、発振出力レベルが判定レベル以上に増幅さ
れた場合には、安定発振していないにもかかわらず、正
常発振と誤判定されてしまうことによる。
力が規定の周波数に達したか否かを、確認できない、と
いう、第2の問題点を有している。この理由は、前記従
来技術においては、発振出力の安定を出力レベルだけで
検出しており、発振周波数を確認する手だてがないこと
による。
れたものであって、その目的は、発振器を含むシステム
が、発振器が発振不安定状態のまま動作を開始して誤動
作することを防止することができる発振回路を提供する
ことにある。
特性ばらつきにより、最短の発振安定待ち時間で発振可
能な発振回路を提供することにある。
め、本発明の発振回路は、概略すれば、発振器の発振ク
ロックを、該発振器よりも短時間のうちに安定発振し第
2の発振器で定められる一定期間カウンタで計数するこ
とにより、該発振クロックが予め定めた周波数に達した
ことを検出する手段を備え、前記発振クロックが前記周
波数に達した際にクロックを出力するようにしたもので
ある。
器の発振クロックを計数するカウンタと、前記発振器の
他に更に、前記発振器よりも短時間のうちに安定発振
し、前記一定期間の周期を定める第2の発振器と、を備
え、前記カウンタが前記第2の発振器の発振出力に基づ
きカウント動作/リセット動作が制御されることを特徴
とする。本発明においては、好ましくは、第2の発振器
はCR発振器から構成される。
のカウント値が予め定めた所定の値に達しない間は、前
記発振器の発振クロックをマスクし、前記カウンタのカ
ウント値が予め定めた所定の値に達した際に、前記発振
器の発振クロックをクロック信号として出力する回路を
備えたことを特徴とする。
数をカウントし、発振安定が得られたときに発振クロッ
クを出力するものである。より具体的には、発振器(図
1の1)のクロック出力を一定時間カウントするカウン
タ(図1の17)と、カウンタをリセットするCR発振
器(図1の9)とを有する。
するカウンタを、CR発振器の発振クロックで、リセッ
トし、カウンタがカウント可能となるCR発振クロック
の1/2発振周期内(High又はLowレベルの期
間)にて、カウンタのオーバーフローを検出することに
より、発振周波数の安定状態を判定するものである。こ
のため、発振安定状態に達した際にクロックが出力され
るため、安定した発振周波数が得られる。
を参照して以下に詳細に説明する。以下では発振器に水
晶発振子を用いた場合について説明する。図1は、本発
明の実施の形態に係る発振回路の構成を示す図である。
は、水晶発振器1、CR発振器9、水晶発振器1のクロ
ック出力波形整形用のシュミットバッファ16、カウン
タ17、ANDゲート19、21、及びセット・リセッ
トフリップフロップ(「SRフリップフロップ」とい
う)20を備えて構成される。
抗5、クロックドインバータ7、Nチャネルトランジス
タ6、及びインバータ8から構成され、CR発振器9
は、抵抗12、クロックドシュミットインバータ10、
Nチャネルトランジスタ14、インバータ11、15、
及びコンデンサ13から構成されている。
ロックストップ信号S1によって発振出力/停止が制御
される。
ンタ18で構成され、CR発振器9の出力信号S3がH
ighレベル(Hi)の時にリセットされ、またLow
レベル(Lo)の期間、シュミットバッファ16から出
力されるクロック信号S4をカウントする。
のmビットからnビットの出力を入力とし、mビットか
らnビットの出力がともに“1”(Highレベル)に
なったとき、一致信号S8としてHighレベルを出力
する。
トップ信号S1をリセット(R)端子に入力し、AND
ゲート19の出力をセット(S)端子に入力し、クロッ
クストップ信号S1がHighレベルの期間リセットさ
れ(出力QはLowレベル)、クロックストップ信号S
1がLowレベルの期間、ANDゲート19からの一致
信号S8がHighからLowレベルになるエッジでセ
ットされる。
プ20の出力端子Qに一の入力端を接続し、他の入力端
をシュミットバッファ16の出力に接続し、SRフリッ
プフロップ20の出力端子Qの信号S9をゲート信号と
し、信号S9がLowレベルからHighレベルになる
と、水晶発振器9からの発振クロックを出力する。
及び図2を参照して説明する。図2は、本発明の実施の
形態の動作を説明するためのタイミング波形図であり、
S1〜S10は、図1に示した回路構成における各節点
(ノード)の信号に対応している。
ら、ANDゲート21が水晶発振器クロック信号を出力
するまでを、図2のタイミング図に従って説明する。
間、クロックストップ信号S1はHighレベルのた
め、SRフリップフロップ20はリセットされ、出力端
子Q(信号S9)はLowレベルとなり、ANDゲート
21は、シュミットバッファ16の出力信号である信号
S4を阻止する(出力しない)。すなわち、時刻T0〜
T1の間、クロック信号出力S10はLowレベルとさ
れる。
間)、水晶発振器1において、クロックストップ信号S
1をゲート入力とするNチャネルトランジスタ6はオ
ン、クロックストップ信号S1をインバータ8を介して
反転した信号を出力制御端子に入力するクロックドイン
バータ7はオフ状態であるため、発振停止状態となり、
水晶発振器1の出力信号S2(Nチャネルトランジスタ
6のドレイン端子電位)はLowレベルとなる。
プ信号S1をゲート入力とするNチャネルトランジスタ
14がオン、クロックストップ信号S1をインバータ1
1を介して反転した信号を出力制御端子に入力するクシ
ュミットクロックドインバータ10はオフ状態であるた
め、発振停止状態となり、CR発振回路9の出力信号S
3(Nチャネルトランジスタ14のドレイン電位をイン
バータ15で反転した信号)は、Highレベルとな
る。このため、カウンタ17はリセットされる。
1はLowレベルに変化する。これにより、水晶発振器
1は、Nチャネルトランジスタ6がオフし、クロックド
インバータ7がオンして、発振を開始する。また、この
時、CR発振器9は、Nチャネルトランジスタ14がオ
フし、シュミットインバータ10がオンして、発振を開
始する。
と抵抗12から作られるCR発振器であるため、時刻T
1から正規の発振を開始する。
T3の期間においては、その発振振幅が小さいが、時刻
T3から、発振振幅が、ノイズ誤動作防止用シュミット
バッファ16の閾値電圧VH(ハイレベル閾値)または
VL(ローレベル閾値)を超えるため、シュミットバッ
ファ16は、水晶発振器の出力S2を波形整形した結果
を信号S4(クロック信号)として出力する。
は、クロック信号S4をカウントするが、時刻T2から
T4の期間、カウンタ17へのクロック信号S4が異常
であるため、カウンタ17のmビットからnビットまで
の出力S5〜S7は全てHighとはならず(図では信
号S5のみがHigh)、このためANDゲート19は
一致信号S8としてLowレベルを出力する。
場合、カウンタ17においては、クロック信号S4入力
がフルにカウントするため、カウンタ17はmビットか
らnビットまでの出力S5〜S7を全てHighとし、
ANDゲート19は、一致信号S8としてHighレベ
ルを出力する。なお、カウンタ17は時刻T5からT6
の期間においてCR発振回路9の出力信号S3がHig
hレベルとなるため、リセットされ、次の時刻T6から
T7の期間、シュミットバッファ16の出力信号S4を
カウントする。
受けて、SRフリップフロップ20はセットされ、SR
フリップフロップ20の出力信号S9はHighレベル
となり(ANDゲート19の一致信号S8がHighか
らLowに変化するエッジでHighにセットされ
る)、ANDゲート21は、シュミットバッファ16の
出力信号S4を出力し、水晶発振器1の安定発振を出力
できる。
に、水晶発振器よりも発振周波数が長く、発振開始から
直ちに安定発振するCR発振器にて標準時間をつくり、
カウンタが水晶発振器の出力信号を標準時間内にカウン
トし、規定発振したことを判定する。
精度での判定が可能である。
の場合について説明したが、セラミック発振器について
も同様の作用効果が得られることは勿論である。また、
規定発振したか否かを判定するための一致信号S8とし
ては、オーバーフロー発生を出力するカウンタのオーバ
ーフロービットを用いてもよい。
一定期間、発振クロック信号をカウントすることによ
り、発振周波数が規定値に達したか否かを判定するよう
に構成したことにより、発振出力が安定状態になってか
ら発振器の出力信号をクロック信号として供給すること
ができる、という効果を有する。
い場合には、その発振クロック信号の出力にあわせて発
振クロック信号の出力を制御できることから、発振子特
性の不均一性(ばらつき)による発振安定時間ばらつき
にあわせて最適な待ち時間に設定できる、という利点を
有している。
る。
イミングチャートである。
プフロップ) 21 ANDゲート
Claims (3)
- 【請求項1】クロック信号を発生するための第1の発振
器と、 前記第1の 発振器の発振クロックを計数するカウンタ
と、 前記第1の発振器よりも短時間のうちに安定発振し一定
期間の周期を定める第2の発振器と、 を備え、 前記カウンタは前記第2の発振器の発振出力に基づきカ
ウント動作/リセット動作が制御され、前記第1の発振器の発振クロックを前記カウンタで前記
一定期間計数し、前記第1の発振器の発振クロックが予
め定めた周波数に達したことを検出した際に、前記第1
の発振器の発振クロックをクロック信号として出力する
手段を備えた ことを特徴とする発振回路。 - 【請求項2】前記カウンタのカウント値が予め定めた所
定の値に達しない間は、前記第1の発振器の発振クロッ
クをマスクし、前記カウンタのカウント値が予め定めた
所定の値に達した際に、前記第1の発振器の発振クロッ
クをクロック信号として出力する手段を備えたことを特
徴とする請求項1記載の発振回路。 - 【請求項3】前記第2の発振器が、コンデンサと抵抗よ
り構成されるCR発振器からなることを特徴とする請求
項1又は2記載の発振回路。
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JP17419496A JP2921494B2 (ja) | 1996-06-13 | 1996-06-13 | 発振回路 |
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---|---|---|---|
JP17419496A JP2921494B2 (ja) | 1996-06-13 | 1996-06-13 | 発振回路 |
Publications (2)
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---|---|
JPH104347A JPH104347A (ja) | 1998-01-06 |
JP2921494B2 true JP2921494B2 (ja) | 1999-07-19 |
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ID=15974375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17419496A Expired - Fee Related JP2921494B2 (ja) | 1996-06-13 | 1996-06-13 | 発振回路 |
Country Status (1)
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JP5193167B2 (ja) * | 2009-12-11 | 2013-05-08 | 旭化成エレクトロニクス株式会社 | 発振器、発振装置 |
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1996
- 1996-06-13 JP JP17419496A patent/JP2921494B2/ja not_active Expired - Fee Related
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