JP3080341B2 - データ一致検出回路 - Google Patents
データ一致検出回路Info
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- 238000001514 detection method Methods 0.000 title claims description 23
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 238000007562 laser obscuration time method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Description
ット群と別途設定される参照ビット群を比較するデータ
一致検出回路に関し、特に比較ビット群の遷移時に発生
しやすい誤動作を防止するためのマスク機能を備えたデ
ータ一致検出回路に関する。
が用いられていた。しかし参照ビット群(D1,D2,
D3,D4)の変更時には、不安定な遷移状態とパルス
カウンタの出力ビット(Q1,Q2,Q3,Q4)が偶
然一致することにより、一致検出信号を出力する問題が
あった。
レジスター部10と、前記4ビットデータと比較するた
めのデータを出力するためのカウンター部20と、前記
レジスター部10の出力信号と前記カウンター部20の
出力信号を入力して比較し一致を検出する比較部30か
ら構成されている。
EN1,EN2,EN3,EN4にそれぞれ応じてそれ
ぞれのデータ信号D1,D2,D3,D4をラッチさせ
るラッチ回路11,12,13,14から構成されてい
る。
応じてリセットされ、クロック信号CKに非同期的な4
個のTフリップフロップ21,22,23,24から構
成されている。
力されるレジスター10の出力と入力端子IN2を通じ
て入力されるカウンター20の出力信号Q1,Q2,Q
3,Q4をそれぞれ比較するための比較器31,32,
33,34と、前記比較器31,32,33,34の出
力信号を入力して一致検出信号を出力するNORゲート
35から構成されている。
ための動作タイミング図を示すものである。
“ロー”のときTフリップフロップ21,22,23,
24はリセットされ、リセット信号Rが“ハイ”になり
クロック信号CKに応じて“0000”から“111
1”までを計数する。
ジスター10の出力信号が“0010”であり、前記カ
ウンター部20の出力信号が“0010”のとき、前記
比較手段30の比較器31,32,33,34は“00
00”を出力し,前記比較手段30のNORゲート35
の出力信号は“ハイ”になる。そしてレジスター10の
イネーブル信号ENI,EN2,EN3,EN4に応じ
て“0101”のデータ信号D1,D2,D3,D4が
入力されるとしよう。このときタイミング不一致などに
より前記レジスター10のイネーブル信号ENI,EN
2に応じて前記レジスター11,12にデータ“or”
の信号D1,D2が入力されると共に出力され、このと
きカウンター部20の出力信号が“0110”となって
比較部30は間違った一致検出信号を出力することにな
る。
のnビットのデータがラッチされた後にデータの一致検
出動作を遂行するためにnビットのデータが書かれる時
間をマスクするデータ一致検出回路を提供することであ
る。
性を除くための出力マスクを提供することである。
るために本発明のデーター致検出回路は、nビットのデ
ータを入力するレジスター部と、前記nビットのデータ
と比較するために(0)から(2n−1)までクロック
信号をカウントするカウンター部と、前記レジスター部
の出力信号と前記カウンター部の出力信号の各対応ビッ
トを比較して一致検出信号を発生する比較部とを備え、
さらに、前記レジスター部のイネーブル信号端子に連結
され前記レジスター部の最下位ビットイネーブル信号発
生時点から最上位ビットイネーブル信号発生時点まで前
記比較器から出力される一致検出信号を不一致状態値に
設定するためのマスク信号を出力するマスク部と、前記
マスク部の出力であるマスク信号と前記比較部の出力信
号の論理積をデータ一致検出信号として出力する論理手
段とを備えたことを特徴とする。なお、回路が複雑にな
ることを許すならば、比較回路に入力される全比較ビッ
トの遷移を検出して一定期間マスクすることも考えられ
る。この場合のマスク回路は図5Bの回路を使うとよ
い。更に時間の短かい出力を無視する図5Cの回路もあ
る。
データを順序的にレジスターに入力し、前記レジスター
にnビットのデータ入力開始時点から最終入力時点まで
をマスクする回路を付加的に連結することができる。ま
た、データ書きこみ方法とは無関係に遷移時の誤動作を
防止できる。
よるデータ一致検出回路を説明する。図3は本発明によ
るデータ一致検出回路を示すものである。
回路の構成要件のうち、レジスター部10、カウンター
部20、比較部30は図1で示した従來回路の構成要件
と一致するので詳しい説明は省略する。マスク部40と
論理手段50は本発明の特有な構成要件である。
10の最下位ビットイネーブル信号EN1発生時点から
最上位ビットイネーブル信号EN4発生時点までの期間
をマスクするために、前記イネーブル信号EN1を一つ
の入力端子に入力するNORゲート41と前記NORゲ
ート41の出力信号と前記イネーブル信号EN4を入力
し、その出力信号を前記NORゲート41のもう一つの
入力端子に連結するNORゲート42から構成されてい
る。論理手段50は前記NORゲート41の出力信号と
前記比較部30の出力信号を論理積するNANDゲート
51とインバーター52から構成されている。
ための動作タイミング図を示したものである。
信号Rが印加されるとTフリップフロップ21,22,
23,24がリセットされる。以後、リセツト信号Rが
“ハイ”レベルになるとクロック信号CKに応じて“0
000”から“1111”までカウントアップする。マ
スク部40は最下位ビットイネーブル信号EN1が“ハ
イ”レベルの場合およびEN1が“ロー”となった後最
上位ビットイネーブル信号EN4が“ハイ”レベルにな
るまで継続して“ロー”レベル即ちマスク信号を出力す
る。即ち、論理手段50は検出信号の出力を停止させ
る。又マスク部40は最下位ビットイネーブル信号EN
1が“ロー”レベルであり最上位ビットイネーブル信号
EN4が“ロー”レベルのとき“ハイ”レベルを出力す
る。したがって、前記NORゲート35のデータ一致検
出信号をNANDゲート51とインバーター52を通じ
て出力することになる。即ち、本発明によるデータ一致
検出回路は最下位ビットのイネーブル時点から最上位ビ
ットのイネーブル時点までをマスクすることにより間違
いを防止することができる。
路を示す図である。
じて入力信号Dを伝送するCMOS伝送ゲート60と、
前記伝送ゲート60の出力信号を中継して出力する直列
連結された2個のインバーター61、62と、前記イン
バーター61の出力に直列連結されたインバーター6
3、前記インバーター63の出力信号を反転イネーブル
信号ENBに応じて前記インバーター61の入力に伝送
するためのCMOS伝送ゲート64から構成されてい
る。インバーター63とCMOS伝送ゲート64は伝送
ゲート60の出力をラッチするためのものである。
プフロップを示す図である。
力QをリセットさせるためのNANDゲート70とイン
バーター71と、クロック信号CKに応じて前記インバ
ーター71の出力信号を伝送するためのCMOS伝送ゲ
ート72とインバーター73と、又前記NANDゲート
70の出力信号を反転したインバーター75の出力信号
をラッチさせるために前記NANDゲート70の入力に
連結されたCMOS伝送ゲート76と、反転クロック信
号CKBに応じて前記インバーター73の出力信号を反
転したインバーター77の出力信号をラッチさせるため
に、前記インバーター73の入力に連結されるCMOS
伝送ゲート78から構成されている。
EXORゲートを示す図である。
2入力信号IN2を入力するNORゲート80と、前記
第1入力信号IN1と前記第2入力信号IN2を入力す
るANDゲート81と、前記NORゲート80の出力信
号と前記ANDゲート81の出力信号を入力して出力す
るNORゲート82から構成されている。
出回路はnビットのデータを順序的にレジスターに入力
し、前記レジスターにnビットのデータ入力開始時点か
ら最終入力時点までをマスクする回路を付加的に連結す
ることにより間違いがない正確なデータ一致信号を発生
することができる。
ものである。
のである。
である。
ものである。
ラッチ、Tフリップフロップ、EXORゲートを示すも
のである。
フリップフロツプ、30 比較部、35,41,42,
80,82 NORゲート、50 論理手段、51,7
0 NANDゲート、52,61,63,71,73,
75,77インバータ一、60,64,72,76,7
8 伝送ゲート
Claims (1)
- 【請求項1】 nビットのデータを入力するレジスター
部と、 前記nビットのデータと比較するために(0)から(2
n−1)までクロック信号をカウントするカウンター部
と、 前記レジスター部の出力信号と前記カウンター部の出力
信号の各対応ビットを比較して一致検出信号を発生する
比較部とを備え、 さらに、前 記レジスター部のイネーブル信号端子に連結
され前記レジスター部の最下位ビットイネーブル信号発
生時点から最上位ビットイネーブル信号発生時点まで前
記比較器から出力される一致検出信号を不一致状態値に
設定するためのマスク信号を出力するマスク部と、 前記マスク部の出力であるマスク信号と前記比較部の出
力信号の論理積をデータ一致検出信号として出力する論
理手段とを備えたことを特徴とするデータ一致検出回
路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920003985A KR950011302B1 (ko) | 1992-03-11 | 1992-03-11 | 데이타 일치 검출 회로 |
KR1992-003985 | 1992-03-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06110654A JPH06110654A (ja) | 1994-04-22 |
JP3080341B2 true JP3080341B2 (ja) | 2000-08-28 |
Family
ID=19330246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04301389A Expired - Lifetime JP3080341B2 (ja) | 1992-03-11 | 1992-11-11 | データ一致検出回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5398270A (ja) |
JP (1) | JP3080341B2 (ja) |
KR (1) | KR950011302B1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5956370A (en) * | 1996-01-17 | 1999-09-21 | Lsi Logic Corporation | Wrap-back test system and method |
US5787114A (en) * | 1996-01-17 | 1998-07-28 | Lsi Logic Corporation | Loop-back test system and method |
US5781544A (en) * | 1996-01-17 | 1998-07-14 | Lsi Logic Corporation | Method for interleaving network traffic over serial lines |
US5781038A (en) * | 1996-02-05 | 1998-07-14 | Lsi Logic Corporation | High speed phase locked loop test method and means |
US5896426A (en) * | 1996-02-05 | 1999-04-20 | Lsi Logic Corporation | Programmable synchronization character |
JPH10111346A (ja) * | 1996-10-07 | 1998-04-28 | Oki Electric Ind Co Ltd | 半導体集積回路のスキャン試験方法 |
US6341142B2 (en) | 1997-12-16 | 2002-01-22 | Lsi Logic Corporation | Serial data transceiver including elements which facilitate functional testing requiring access to only the serial data ports, and an associated test method |
US6208621B1 (en) | 1997-12-16 | 2001-03-27 | Lsi Logic Corporation | Apparatus and method for testing the ability of a pair of serial data transceivers to transmit serial data at one frequency and to receive serial data at another frequency |
US6331999B1 (en) | 1998-01-15 | 2001-12-18 | Lsi Logic Corporation | Serial data transceiver architecture and test method for measuring the amount of jitter within a serial data stream |
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KR100830582B1 (ko) * | 2006-11-13 | 2008-05-22 | 삼성전자주식회사 | 디지털 더블 샘플링 방법 및 그것을 수행하는 씨모스이미지 센서 그리고 그것을 포함하는 디지털 카메라 |
FR2932625B1 (fr) * | 2008-06-16 | 2010-05-28 | Airbus France | Dispositif de comptage d'oscillations d'un signal temporel oscillant |
US8401600B1 (en) | 2010-08-02 | 2013-03-19 | Hypres, Inc. | Superconducting multi-bit digital mixer |
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TWI538402B (zh) * | 2014-06-04 | 2016-06-11 | 新唐科技股份有限公司 | 計數器 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1992
- 1992-03-11 KR KR1019920003985A patent/KR950011302B1/ko not_active IP Right Cessation
- 1992-11-11 JP JP04301389A patent/JP3080341B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-11 US US08/029,597 patent/US5398270A/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
JPH06110654A (ja) | 1994-04-22 |
KR950011302B1 (ko) | 1995-09-30 |
KR930020856A (ko) | 1993-10-20 |
US5398270A (en) | 1995-03-14 |
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---|---|---|---|
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 9 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 10 |