JP2526942B2 - クロック発生回路 - Google Patents
クロック発生回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック発生回路に関し、特に半導体集積回
路に使用するクロックのノイズ除去動作を行うクロック
発生回路に関する。
路に使用するクロックのノイズ除去動作を行うクロック
発生回路に関する。
従来、半導体集積回路に用いるクロック信号の発生回
路は水晶振動子を含む発振回路に発振出力信号の波形を
整形する波形整形回路を接続することによりクロック信
号を発生させている。
路は水晶振動子を含む発振回路に発振出力信号の波形を
整形する波形整形回路を接続することによりクロック信
号を発生させている。
第５図は従来の一例を説明するためのクロック発生回
路図である。
路図である。
第５図に示すように、かかるクロック発生回路１′は
入力端子12,13に接続される半導体集積回路装置側のイ
ンバータ14,抵抗15と外付けされる水晶振動子9,コンデ
ンサ10,11とで構成されるピアス発振回路２の出力信号
を波形整形するためのインバータ８により構成され、こ
のインバータ８を介して直接半導体集積回路内部へ基準
クロックとして供給していた。しかしながら、半導体集
積回路外部からのノイズや、近接端子18に接続された形
の寄生抵抗16,寄生容量17を通した誘導ノイズにより発
振回路が影響をうける場合がある。
入力端子12,13に接続される半導体集積回路装置側のイ
ンバータ14,抵抗15と外付けされる水晶振動子9,コンデ
ンサ10,11とで構成されるピアス発振回路２の出力信号
を波形整形するためのインバータ８により構成され、こ
のインバータ８を介して直接半導体集積回路内部へ基準
クロックとして供給していた。しかしながら、半導体集
積回路外部からのノイズや、近接端子18に接続された形
の寄生抵抗16,寄生容量17を通した誘導ノイズにより発
振回路が影響をうける場合がある。
第６図は第５図に示す回路の動作を説明するための信
号波形図である。
号波形図である。
第６図に示すように、X1は入力端子12の電圧変化を,V
TRは発振出力の論理レベルが変化する入力電圧レベル
（以下スレッショルドレベルと称す）を，またCLKはイ
ンバータ８の出力電圧波形をそれぞれ表す。
TRは発振出力の論理レベルが変化する入力電圧レベル
（以下スレッショルドレベルと称す）を，またCLKはイ
ンバータ８の出力電圧波形をそれぞれ表す。
例えば、時刻T17あるいはT18付近で、端子12に外部よ
りのノイズあるいは隣接した端子18から寄生抵抗16や寄
生容量17を介して発生したノイズが重畳した場合に、波
形X1はスレッショルド電圧値VTR近傍で変動するためイ
ンバータ８はCLKに示すように時刻T17あるいはT18付近
で短いパルスを発生してしまう。従って、インバータ８
の出力をクロック信号として供給するクロック発生回路
１′は一定周期の基準クロックを発生できないことがあ
る。
りのノイズあるいは隣接した端子18から寄生抵抗16や寄
生容量17を介して発生したノイズが重畳した場合に、波
形X1はスレッショルド電圧値VTR近傍で変動するためイ
ンバータ８はCLKに示すように時刻T17あるいはT18付近
で短いパルスを発生してしまう。従って、インバータ８
の出力をクロック信号として供給するクロック発生回路
１′は一定周期の基準クロックを発生できないことがあ
る。
上述した従来のクロック発生回路は、発振回路出力を
インバータを介して直接半導体集積回路内部へ伝達して
いるため、発振回路の入力または出力に重畳したノイズ
が半導体集積回路内部へ伝達し半導体集積回路を誤動作
させるという欠点がある。
インバータを介して直接半導体集積回路内部へ伝達して
いるため、発振回路の入力または出力に重畳したノイズ
が半導体集積回路内部へ伝達し半導体集積回路を誤動作
させるという欠点がある。
本発明の目的は、かかる発振回路の入力または出力に
重畳したノイズに対しても半導体集積回路を誤動作させ
ることのないクロック発生回路を提供することにある。
重畳したノイズに対しても半導体集積回路を誤動作させ
ることのないクロック発生回路を提供することにある。
本発明のクロック発生回路は、発振子を用いて基準ク
ロックを発生させるクロック発生回路において、前記発
振子の一方の端子に接続された反転回路と、前記発振子
の他方の端子および前記反転回路の出力に接続され、前
記発振子の両端電圧が一致する電位に対して所定差のし
きい値電圧を持つ第一のNANDゲートと、前記発振子の他
方の端子および前記反転回路の出力に接続され、前記第
一のNANDゲートのしきい値とは異なるしきい値電圧を持
つORゲートと、前記第一のNANDゲートおよび前記ORゲー
トの出力の変化を検知してセットあるいはクリア動作を
行う第二および第三のNANDゲートとを有し、前記第一乃
至第三のNANDゲートおよび前記ORゲートによりフリップ
・フロップ回路を形成し、前記第二のNANDゲートの出力
を前記基準クロックとするとともに、前記発振子の一方
の端子あるいは他方の端子にノイズが重畳したときにも
前記第一のNANDゲートあるいは前記ORゲートにより吸収
して前記ノイズを出力に伝達しないように構成される。
ロックを発生させるクロック発生回路において、前記発
振子の一方の端子に接続された反転回路と、前記発振子
の他方の端子および前記反転回路の出力に接続され、前
記発振子の両端電圧が一致する電位に対して所定差のし
きい値電圧を持つ第一のNANDゲートと、前記発振子の他
方の端子および前記反転回路の出力に接続され、前記第
一のNANDゲートのしきい値とは異なるしきい値電圧を持
つORゲートと、前記第一のNANDゲートおよび前記ORゲー
トの出力の変化を検知してセットあるいはクリア動作を
行う第二および第三のNANDゲートとを有し、前記第一乃
至第三のNANDゲートおよび前記ORゲートによりフリップ
・フロップ回路を形成し、前記第二のNANDゲートの出力
を前記基準クロックとするとともに、前記発振子の一方
の端子あるいは他方の端子にノイズが重畳したときにも
前記第一のNANDゲートあるいは前記ORゲートにより吸収
して前記ノイズを出力に伝達しないように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を説明するためのクロ
ック発生回路図である。
ック発生回路図である。
第１図に示すように、本実施例のクロック発生回路１
はピアス発振回路２の入出力電圧の論理値を反転・検出
する回路部分とこの回路部分の出力電圧値によりセット
・リセットされるフリップ・フロップ回路３とから構成
される。すなわち、フリップ・フロップ回路３はNANDゲ
ート４〜６とORゲート７からなり、反転・検出回路部分
はインバータ８で構成され、水晶振動子９とコンデンサ
10,11とインバータ14と抵抗15とにより構成されるピア
ス発振回路２の出力端子12,13の論理値が反転している
ことを検知してフリップ・フロップ回路３がセットおよ
びリセットされる。また、フリップ・フロップ回路３の
前段に設けられる反転・検出回路部分はクロック発生回
路１の入力端子12,13を介し入力される水晶振動子９の
出力の波形を整形するためのインバータ８で構成される
こと、ピアス発振回路２の一部を構成するインバータ14
および抵抗15はLSI（半導体集積回路）の内部に組込ま
れること、およびクロック発生回路１の入出力ポートで
ある近接端子18との間に寄生抵抗16,寄生容量17が形成
されることについては従来例と同様である。
はピアス発振回路２の入出力電圧の論理値を反転・検出
する回路部分とこの回路部分の出力電圧値によりセット
・リセットされるフリップ・フロップ回路３とから構成
される。すなわち、フリップ・フロップ回路３はNANDゲ
ート４〜６とORゲート７からなり、反転・検出回路部分
はインバータ８で構成され、水晶振動子９とコンデンサ
10,11とインバータ14と抵抗15とにより構成されるピア
ス発振回路２の出力端子12,13の論理値が反転している
ことを検知してフリップ・フロップ回路３がセットおよ
びリセットされる。また、フリップ・フロップ回路３の
前段に設けられる反転・検出回路部分はクロック発生回
路１の入力端子12,13を介し入力される水晶振動子９の
出力の波形を整形するためのインバータ８で構成される
こと、ピアス発振回路２の一部を構成するインバータ14
および抵抗15はLSI（半導体集積回路）の内部に組込ま
れること、およびクロック発生回路１の入出力ポートで
ある近接端子18との間に寄生抵抗16,寄生容量17が形成
されることについては従来例と同様である。
次に、上述したクロック発生回路の動作について説明
する。
する。
第２図（ａ），（ｂ）はそれぞれ第１図に示す回路の
動作を説明するための信号波形図である。
動作を説明するための信号波形図である。
第２図（ａ）に示すように、このケースは入力端子12
に雑音（ノイズ）Ｎが重畳した場合であり、これにおい
てVTRはNANDゲート４とORゲート７とインバータ８の論
理レベルが変化する入力電圧レベルを示し、X1は入力端
子12の電圧変化,X2は入力端子13の電圧変化,CLKはフリ
ップ・フロップ回路３の出力端子19の論理レベルをそれ
ぞれ表す。
に雑音（ノイズ）Ｎが重畳した場合であり、これにおい
てVTRはNANDゲート４とORゲート７とインバータ８の論
理レベルが変化する入力電圧レベルを示し、X1は入力端
子12の電圧変化,X2は入力端子13の電圧変化,CLKはフリ
ップ・フロップ回路３の出力端子19の論理レベルをそれ
ぞれ表す。
すなわち、時刻T2付近で入出力端子12に寄生抵抗16や
寄生容量17を介したノイズＮが重畳した場合、インバー
タ８の出力はすでに“0"になっておりフリップ・フロッ
プ回路３のセット動作は禁止されているため、ノイズＮ
が重畳しないときのCLKの変化時刻T3以前にフリップ・
フロップ回路３がリセットされるもののノイズＮは出力
に伝達されない。また、時刻T4付近で端子12にノイズＮ
が重畳した場合、インバータ８の出力は“0"でありフリ
ップ・フロップ回路３のセット動作は禁止されているた
め、この場合もノイズＮは出力に伝達されない。
寄生容量17を介したノイズＮが重畳した場合、インバー
タ８の出力はすでに“0"になっておりフリップ・フロッ
プ回路３のセット動作は禁止されているため、ノイズＮ
が重畳しないときのCLKの変化時刻T3以前にフリップ・
フロップ回路３がリセットされるもののノイズＮは出力
に伝達されない。また、時刻T4付近で端子12にノイズＮ
が重畳した場合、インバータ８の出力は“0"でありフリ
ップ・フロップ回路３のセット動作は禁止されているた
め、この場合もノイズＮは出力に伝達されない。
一方、第２図（ｂ）に示すように、このケースは入力
端子13にノイズＮが重畳した場合である。尚、これにお
ける記号X1,X2,VTR,CLKは第２図（ａ）のときと同様で
ある。
端子13にノイズＮが重畳した場合である。尚、これにお
ける記号X1,X2,VTR,CLKは第２図（ａ）のときと同様で
ある。
すなわち、時刻T7付近で入力端子13にノイズＮが重畳
した場合、端子12の論理レベルは“1"でありフリップ・
フロップ回路３のリセット動作は禁止されているため、
第２図（ａ）と同様にノイズＮは出力に伝達されない。
また、時刻T9付近で入力端子13にノイズＮが重畳した場
合、入力端子12の論理レベルはすでに“1"になっており
フリップ・フロップ回路３のリセット動作は禁止されて
いるため、ノイズＮが重畳しない場合のCLKの変化時刻T
10以前にフリップ・フロップ回路３がセットされるもの
のノイズＮは出力に伝達されない。
した場合、端子12の論理レベルは“1"でありフリップ・
フロップ回路３のリセット動作は禁止されているため、
第２図（ａ）と同様にノイズＮは出力に伝達されない。
また、時刻T9付近で入力端子13にノイズＮが重畳した場
合、入力端子12の論理レベルはすでに“1"になっており
フリップ・フロップ回路３のリセット動作は禁止されて
いるため、ノイズＮが重畳しない場合のCLKの変化時刻T
10以前にフリップ・フロップ回路３がセットされるもの
のノイズＮは出力に伝達されない。
このように、第一の実施例においては、フリップ・フ
ロップ回路をクロック発生回路に設けることにより、発
振回路の入力や出力にノイズが重畳した場合にもフリッ
プ・フロップ回路で吸収することができ、後段に接続さ
れる半導体集積回路に誤動作を生じさせないようなクロ
ックを供給することができる。
ロップ回路をクロック発生回路に設けることにより、発
振回路の入力や出力にノイズが重畳した場合にもフリッ
プ・フロップ回路で吸収することができ、後段に接続さ
れる半導体集積回路に誤動作を生じさせないようなクロ
ックを供給することができる。
第３図は本発明の第二の実施例を説明するためのクロ
ック発生回路図であり、また第４図はその回路動作を説
明するための信号波形図である。
ック発生回路図であり、また第４図はその回路動作を説
明するための信号波形図である。
第３図に示すように、この実施例の回路が前述の第一
の実施例の回路に比較して異なる点は、端子13とフリッ
プ・フロップ回路３を構成するNANDゲート4,ORゲート７
との間にインバータ８に替えてヒステリシス回路20を接
続した点である。このヒステリシス回路20にはNANDゲー
ト６の出力が接続されており、フリップ・フロップ回路
３の出力端子19が“1"ならばスレッショルドレベルが
“VTH"まで上昇し、フリップ・フロップ回路３の出力端
子19が“0"ならばスレッショルドレベルが“VTL"まで低
下する。
の実施例の回路に比較して異なる点は、端子13とフリッ
プ・フロップ回路３を構成するNANDゲート4,ORゲート７
との間にインバータ８に替えてヒステリシス回路20を接
続した点である。このヒステリシス回路20にはNANDゲー
ト６の出力が接続されており、フリップ・フロップ回路
３の出力端子19が“1"ならばスレッショルドレベルが
“VTH"まで上昇し、フリップ・フロップ回路３の出力端
子19が“0"ならばスレッショルドレベルが“VTL"まで低
下する。
この実施例においては、ヒステリシス回路20のヒステ
リシス特性により入力端子13の電圧レベルX2がVTRを越
えても、VTHに達するまではヒステリシス回路20の出力
は“1"のままである。しかも、フリップ・フロップ回路
３はリセット禁止状態であり、時刻T12付近で入力端子1
2にノイズＮが重畳してもフリップ・フロップ回路３の
出力は変化しない。また、端子13の電圧レベルX2がVTR
より低下しても“VTL"に達するまではヒステリシス回路
20の出力は“0"のままである。しかも、フリップ・フロ
ップ回路３はセット禁止状態であり、時刻T14付近で端
子12にノイズＮが重畳してもフリップ・フロップ回路３
の出力は変化しないので、ノイズＮは出力に伝達されな
いという利点がある。
リシス特性により入力端子13の電圧レベルX2がVTRを越
えても、VTHに達するまではヒステリシス回路20の出力
は“1"のままである。しかも、フリップ・フロップ回路
３はリセット禁止状態であり、時刻T12付近で入力端子1
2にノイズＮが重畳してもフリップ・フロップ回路３の
出力は変化しない。また、端子13の電圧レベルX2がVTR
より低下しても“VTL"に達するまではヒステリシス回路
20の出力は“0"のままである。しかも、フリップ・フロ
ップ回路３はセット禁止状態であり、時刻T14付近で端
子12にノイズＮが重畳してもフリップ・フロップ回路３
の出力は変化しないので、ノイズＮは出力に伝達されな
いという利点がある。
以上説明したように、本発明のクロック発生回路は、
発振回路の入力値と出力値が反転した値であることを検
出しフリップ・フロップのセット及びリセットを行なう
ことにより、発振回路の入力や出力に重畳したノイズを
除去し、半導体集積回路に誤動作を起こさせないクロッ
クを供給することができるという効果がある。
発振回路の入力値と出力値が反転した値であることを検
出しフリップ・フロップのセット及びリセットを行なう
ことにより、発振回路の入力や出力に重畳したノイズを
除去し、半導体集積回路に誤動作を起こさせないクロッ
クを供給することができるという効果がある。
第１図は本発明の第一の実施例を説明するためのクロッ
ク発生回路図、第２図（ａ），（ｂ）はそれぞれ第１図
に示す回路の動作を説明するための信号波形図、第３図
は本発明の第二の実施例を説明するためのクロック発生
回路図、第４図は第３図に示す回路の動作を説明するた
めの信号波形図、第５図は従来の一例を説明するための
クロック発生回路図、第６図は第５図に示す回路の動作
を説明するための信号波形図である。 １……クロック発生回路、２……発振回路、３……フリ
ップ・フリップ回路、４〜６……NAND回路、７……NOR
回路、8,14……インバータ、９……水晶振動子、10,11
……コンデンサ、12,13……入出力端子、15……抵抗、1
6……寄生抵抗、17……寄生容量、18……近接端子、19
……出力端子、20……ヒステリシス回路。
ク発生回路図、第２図（ａ），（ｂ）はそれぞれ第１図
に示す回路の動作を説明するための信号波形図、第３図
は本発明の第二の実施例を説明するためのクロック発生
回路図、第４図は第３図に示す回路の動作を説明するた
めの信号波形図、第５図は従来の一例を説明するための
クロック発生回路図、第６図は第５図に示す回路の動作
を説明するための信号波形図である。 １……クロック発生回路、２……発振回路、３……フリ
ップ・フリップ回路、４〜６……NAND回路、７……NOR
回路、8,14……インバータ、９……水晶振動子、10,11
……コンデンサ、12,13……入出力端子、15……抵抗、1
6……寄生抵抗、17……寄生容量、18……近接端子、19
……出力端子、20……ヒステリシス回路。
Claims (1)
- 【請求項１】発振子を用いて基準クロックを発生させる
クロック発生回路において、前記発振子の一方の端子に
接続された反転回路と、前記発振子の他方の端子および
前記反転回路の出力に接続され、前記発振子の両端電圧
が一致する電位に対して所定差のしきい値電圧を持つ第
一のNANDゲートと、前記発振子の他方の端子および前記
反転回路の出力に接続され、前記第一のNANDゲートのし
きい値とは異なるしきい値電圧を持つORゲートと、前記
第一のNANDゲートおよび前記ORゲートの出力の変化を検
知してセットあるいはクリア動作を行う第二および第三
のNANDゲートとを有し、前記第一乃至第三のNANDゲート
および前記ORゲートによりフリップ・フロップ回路を形
成し、前記第二のNANDゲートの出力を前記基準クロック
とするとともに、前記発振子の一方の端子あるいは他方
の端子にノイズが重畳したときにも前記第一のNANDゲー
トあるいは前記ORゲートにより吸収して前記ノイズを出
力に伝達しないことを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298265A JP2526942B2 (ja) | 1987-11-25 | 1987-11-25 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298265A JP2526942B2 (ja) | 1987-11-25 | 1987-11-25 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137820A JPH01137820A (ja) | 1989-05-30 |
| JP2526942B2 true JP2526942B2 (ja) | 1996-08-21 |
Family
ID=17857392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298265A Expired - Lifetime JP2526942B2 (ja) | 1987-11-25 | 1987-11-25 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526942B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666756B2 (ja) * | 1995-01-30 | 1997-10-22 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160432A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | |
| JPS55112008A (en) * | 1979-02-20 | 1980-08-29 | Nippon Precision Saakitsutsu Kk | Low frequency clock formation circuit |
| JPS61192116A (ja) * | 1985-02-20 | 1986-08-26 | Nec Ic Microcomput Syst Ltd | ヒステリシス回路 |
-
1987
- 1987-11-25 JP JP62298265A patent/JP2526942B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01137820A (ja) | 1989-05-30 |
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