JP2716386B2 - クロック出力回路 - Google Patents
クロック出力回路Info
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- JP2716386B2 JP2716386B2 JP6322672A JP32267294A JP2716386B2 JP 2716386 B2 JP2716386 B2 JP 2716386B2 JP 6322672 A JP6322672 A JP 6322672A JP 32267294 A JP32267294 A JP 32267294A JP 2716386 B2 JP2716386 B2 JP 2716386B2
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Description
【0001】
【産業上の利用分野】本発明は、クロック出力回路に関
し、特にCPUへのシステムクロックを供給する発振回
路を有するシングルチップマイクロコンピュータのクロ
ック回路に関する。
し、特にCPUへのシステムクロックを供給する発振回
路を有するシングルチップマイクロコンピュータのクロ
ック回路に関する。
【0002】
【従来の技術】従来の発振回路を有するシングルチップ
マイクロコンピュータのクロック回路としては、特開昭
62−267816号公報がある。その構成は、図8に
示すように、電源投入後、発振信号fを出力する発振回
路32と、発振信号fを入力してシステムクロックaを
出力するシステムクロック発生回路23と、オートリセ
ット信号eを出力するオートリセット回路37と、前記
システムクロックaとオートリセット信号eを入力して
リセット遅延信号iを出力するリセット遅延回路34
と、リセット遅延信号iを入力してシステムリセット信
号jを出力するシステムリセット発生回路35と、シス
テムクロックaとシステムリセット信号jを入力するC
PU36とを有している。図9は、発振回路32の一例
の回路図である。この回路は、水晶振動子9の入出力間
に二個のコンデンサC2とバッファ8と抵抗R11とを
接続し、その発振出力fをインバータ11を介して出力
している。
マイクロコンピュータのクロック回路としては、特開昭
62−267816号公報がある。その構成は、図8に
示すように、電源投入後、発振信号fを出力する発振回
路32と、発振信号fを入力してシステムクロックaを
出力するシステムクロック発生回路23と、オートリセ
ット信号eを出力するオートリセット回路37と、前記
システムクロックaとオートリセット信号eを入力して
リセット遅延信号iを出力するリセット遅延回路34
と、リセット遅延信号iを入力してシステムリセット信
号jを出力するシステムリセット発生回路35と、シス
テムクロックaとシステムリセット信号jを入力するC
PU36とを有している。図9は、発振回路32の一例
の回路図である。この回路は、水晶振動子9の入出力間
に二個のコンデンサC2とバッファ8と抵抗R11とを
接続し、その発振出力fをインバータ11を介して出力
している。
【0003】次に、図8のブロック図および図10のそ
のタイミング波形図を参照して説明する。オートリセッ
ト回路37は、電源電圧を常にモニターし、CPU36
の動作可能電圧Mに達しているか否かを判定した信号を
出力するものである。まず電源投入をすると発振回路3
2は直ちに発振動作を開始する。ここで、オートリセッ
ト信号eは、電源投入後電源電圧がCPUの動作可能電
圧になり、次第にインアクティブレベルとなる。この
時、電源投入時から発振回路32の発振クロックfが発
振安定状態までになるのに要する時間をt0とする。
のタイミング波形図を参照して説明する。オートリセッ
ト回路37は、電源電圧を常にモニターし、CPU36
の動作可能電圧Mに達しているか否かを判定した信号を
出力するものである。まず電源投入をすると発振回路3
2は直ちに発振動作を開始する。ここで、オートリセッ
ト信号eは、電源投入後電源電圧がCPUの動作可能電
圧になり、次第にインアクティブレベルとなる。この
時、電源投入時から発振回路32の発振クロックfが発
振安定状態までになるのに要する時間をt0とする。
【0004】一方、システムリセット発生回路35のリ
セット信号jが解除されるまでの時間をtnとする。発
振回路32で生成された発振クロックfは、システムク
ロック発生回路33に取り込まれシステムクロックaと
なる。このシステムクロックaを用いてリセット遅延回
路34を動作させる。このリセット遅延回路34は、オ
ートリセット信号eがインアクティブ(HIGH)にな
ったことを検出してからシステムクロックaのカウント
を開始する。
セット信号jが解除されるまでの時間をtnとする。発
振回路32で生成された発振クロックfは、システムク
ロック発生回路33に取り込まれシステムクロックaと
なる。このシステムクロックaを用いてリセット遅延回
路34を動作させる。このリセット遅延回路34は、オ
ートリセット信号eがインアクティブ(HIGH)にな
ったことを検出してからシステムクロックaのカウント
を開始する。
【0005】リセット遅延回路34に設けられているカ
ウンタにおいて、システムクロックaのクロック数をカ
ウントし、予め設定してあるモジュロ値に達した時、リ
セット遅延回路34はシステムリセット発生回路35へ
リセット遅延信号iをハイアクティブで送る。これを受
けて、システムリセット発生回路35はシステムリセッ
ト信号jをハイにリセットし、CPU36のリセット状
態を解除して、システムクロックaを動作クロックとし
て動作を開始する。
ウンタにおいて、システムクロックaのクロック数をカ
ウントし、予め設定してあるモジュロ値に達した時、リ
セット遅延回路34はシステムリセット発生回路35へ
リセット遅延信号iをハイアクティブで送る。これを受
けて、システムリセット発生回路35はシステムリセッ
ト信号jをハイにリセットし、CPU36のリセット状
態を解除して、システムクロックaを動作クロックとし
て動作を開始する。
【0006】リセット遅延回路34に設けられているカ
ウンタのモジュロ値は、発振回路32の発振クロック5
が安定状態となるまでに必要な時間t0を予め想定し、
これに相当する値を設定する。つまり、発振クロックf
が発振安定状態になるまでの想定時間をシステムクロッ
クaを周期幅で割った値をモジュロ値として設定してお
けば、発振安定が完了するまでのリセット遅延信号iを
得ることができる。これにより発振不安定な時の発振ク
ロックaをCPU36の動作クロックとして用いること
なく、CPUの暴走を防ぐようにしている。
ウンタのモジュロ値は、発振回路32の発振クロック5
が安定状態となるまでに必要な時間t0を予め想定し、
これに相当する値を設定する。つまり、発振クロックf
が発振安定状態になるまでの想定時間をシステムクロッ
クaを周期幅で割った値をモジュロ値として設定してお
けば、発振安定が完了するまでのリセット遅延信号iを
得ることができる。これにより発振不安定な時の発振ク
ロックaをCPU36の動作クロックとして用いること
なく、CPUの暴走を防ぐようにしている。
【0007】
【発明が解決しようとする課題】上述した従来のクロッ
ク出力回路では、発振クロックの発振成長時間の変動に
関係なく発振クロックのクロック数をカウントし、予め
カウンタに設定した値に達した時に発振クロックは安定
状態に達したと判断している。一般に、図9に示すよう
な水晶発振器、セラミック発振器等の振動子9を用いる
発振器32は、発振開始時には発振回路内の発振バッフ
ァ8が自己バイアスにより増幅器として最も利得の高い
状態になっている。この状態からの発振成長の様子は図
3の発振出力fの波形で示されている。この発振出力f
は、図3の発振バッファ8の出力に対応しており、まず
発振開始時は自己バイアス点を中心に小振幅で振動を開
始し、次第にこの振幅が拡大される。この振幅が、波形
整形用インバータ11のスレショルド電圧を越えるまで
成長すると、図3の発振クロックaのように出力され
る。
ク出力回路では、発振クロックの発振成長時間の変動に
関係なく発振クロックのクロック数をカウントし、予め
カウンタに設定した値に達した時に発振クロックは安定
状態に達したと判断している。一般に、図9に示すよう
な水晶発振器、セラミック発振器等の振動子9を用いる
発振器32は、発振開始時には発振回路内の発振バッフ
ァ8が自己バイアスにより増幅器として最も利得の高い
状態になっている。この状態からの発振成長の様子は図
3の発振出力fの波形で示されている。この発振出力f
は、図3の発振バッファ8の出力に対応しており、まず
発振開始時は自己バイアス点を中心に小振幅で振動を開
始し、次第にこの振幅が拡大される。この振幅が、波形
整形用インバータ11のスレショルド電圧を越えるまで
成長すると、図3の発振クロックaのように出力され
る。
【0008】この発振成長過程で発振バッファ8は、そ
の出力振幅が自己バイアス点近傍で小振幅状態の期間
は、高利得状態であるため外来の電源ノイズ等に対して
敏感な状態となっている。このノイズにより、図3のよ
うに本来の振動子の機械的振動特性で定まる発振周期と
全く異なる発振のノイズ成分をクロックとして出力して
しまうことがある。このノイズによって発振器の発振成
長そのものが阻害され、ノイズが無くなってから再度発
振成長を開始する事態、すなわち発振成長時間が変動す
ることがある。
の出力振幅が自己バイアス点近傍で小振幅状態の期間
は、高利得状態であるため外来の電源ノイズ等に対して
敏感な状態となっている。このノイズにより、図3のよ
うに本来の振動子の機械的振動特性で定まる発振周期と
全く異なる発振のノイズ成分をクロックとして出力して
しまうことがある。このノイズによって発振器の発振成
長そのものが阻害され、ノイズが無くなってから再度発
振成長を開始する事態、すなわち発振成長時間が変動す
ることがある。
【0009】この従来例では、図11のように発振成長
過程の正規でない発振クロックaをカウントして、期待
した発振成長待時間より早く設定モジュロ値に到達して
しまい、リセット遅延信号iが発生して、発振成長過程
の不安定なクロックをCPUクロックとしてCPUへ取
り込んでしまうために、CPUの暴走を引き起こしてし
まうという問題がある。
過程の正規でない発振クロックaをカウントして、期待
した発振成長待時間より早く設定モジュロ値に到達して
しまい、リセット遅延信号iが発生して、発振成長過程
の不安定なクロックをCPUクロックとしてCPUへ取
り込んでしまうために、CPUの暴走を引き起こしてし
まうという問題がある。
【0010】この問題は別の特開平4−348410号
公報の中でも扱われているが、本例と同様で一意に設定
した発振成長待期時間を設定しており、その問題は解決
されていない。
公報の中でも扱われているが、本例と同様で一意に設定
した発振成長待期時間を設定しており、その問題は解決
されていない。
【0011】本発明の目的は、これらの問題を解決し、
発振立上りが確実に完了してからクロックを出力できる
ようにしたクロック出力回路を提供することにある。
発振立上りが確実に完了してからクロックを出力できる
ようにしたクロック出力回路を提供することにある。
【0012】
【課題を解決するための手段】本発明のクロック出力回
路の構成は、CPUのクロック周波数より高い周波数の
第1のクロックを出力するサンプリングクロック発生回
路と、前記CPUのクロック周波数を第2のクロックと
して固定振動子により発振させ出力する発振回路と、電
源電圧の立ち上りを検出してオートリセット信号を出力
するオートリセット回路と、前記オートリセット信号に
より初期化された後前記第1のクロックにより前記第2
のクロック周期を計数しこの計数値が予め設定した計数
値に等価な計測値となるとクロック供給許可信号を出力
するサンプリング回路と、前記クロック供給許可信号が
有効な時前記第2のクロックを前記CPUクロックとし
て出力するクロック選択回路とを備えることを特徴とす
る。
路の構成は、CPUのクロック周波数より高い周波数の
第1のクロックを出力するサンプリングクロック発生回
路と、前記CPUのクロック周波数を第2のクロックと
して固定振動子により発振させ出力する発振回路と、電
源電圧の立ち上りを検出してオートリセット信号を出力
するオートリセット回路と、前記オートリセット信号に
より初期化された後前記第1のクロックにより前記第2
のクロック周期を計数しこの計数値が予め設定した計数
値に等価な計測値となるとクロック供給許可信号を出力
するサンプリング回路と、前記クロック供給許可信号が
有効な時前記第2のクロックを前記CPUクロックとし
て出力するクロック選択回路とを備えることを特徴とす
る。
【0013】
【実施例】図1は本発明の一実施例のブロック図であ
る。本実施例は、任意の周波数の第1のクロックaを発
生する発振回路2と、そのクロック周期にくらべて短か
い周期の第2のクロックbを発生するサンプリングクロ
ック発生回路3と、電源電圧の立上がりを検出してオー
トリセット信号eを出力するオートリセット回路7と、
第1、第2のクロックおよびオートリセット信号を入力
し、オートリセット信号によって内部状態が初期化され
その初期化完了後、第2のクロックにより第1のクロッ
ク周期をカウント計測し予め設定したカウント値に等価
な計測結果を得ると、すなわち発振回路の発振が安定し
た後、CPUクロック供給許可信号cを出力するサンプ
リング回路4と、発振回路2から出力されるクロックと
クロック供給許可信号cとを入力し、クロック発振許可
信号cが有効な時に第1のクロックaをCPUクロック
dとして出力するCPUクロック選択回路5と、CPU
クロックdを入力としてCPUの動作クロックとして利
用するCPU6とから構成される。
る。本実施例は、任意の周波数の第1のクロックaを発
生する発振回路2と、そのクロック周期にくらべて短か
い周期の第2のクロックbを発生するサンプリングクロ
ック発生回路3と、電源電圧の立上がりを検出してオー
トリセット信号eを出力するオートリセット回路7と、
第1、第2のクロックおよびオートリセット信号を入力
し、オートリセット信号によって内部状態が初期化され
その初期化完了後、第2のクロックにより第1のクロッ
ク周期をカウント計測し予め設定したカウント値に等価
な計測結果を得ると、すなわち発振回路の発振が安定し
た後、CPUクロック供給許可信号cを出力するサンプ
リング回路4と、発振回路2から出力されるクロックと
クロック供給許可信号cとを入力し、クロック発振許可
信号cが有効な時に第1のクロックaをCPUクロック
dとして出力するCPUクロック選択回路5と、CPU
クロックdを入力としてCPUの動作クロックとして利
用するCPU6とから構成される。
【0014】ここで第2のクロックを発生するサンプリ
ングクロック発生回路3には、発振精度は劣るが発振成
長が発振開始後直ちに完了する特徴を持つCR発振器
(図2)等で構成し、また第1のクロックを発生する発
振回路2には発振精度は高いが発振成長に時間を要する
水晶発振器等で構成する。本実施例の動作は、図3のタ
イミング波形図に示される。
ングクロック発生回路3には、発振精度は劣るが発振成
長が発振開始後直ちに完了する特徴を持つCR発振器
(図2)等で構成し、また第1のクロックを発生する発
振回路2には発振精度は高いが発振成長に時間を要する
水晶発振器等で構成する。本実施例の動作は、図3のタ
イミング波形図に示される。
【0015】サンプリングクロック発生回路3は、CP
U動作に用いるには発振精度は劣るが発振成長が発振開
始後直ちに完了するもので、図2(a)に示すようなC
R発振器で構成する。すなわち、インバータ12および
NOR回路17と、抵抗R1,コンデンサC1から発振
回路を構成し、インバータ18を介して出力bを得てい
る。
U動作に用いるには発振精度は劣るが発振成長が発振開
始後直ちに完了するもので、図2(a)に示すようなC
R発振器で構成する。すなわち、インバータ12および
NOR回路17と、抵抗R1,コンデンサC1から発振
回路を構成し、インバータ18を介して出力bを得てい
る。
【0016】この回路は、その発振精度が±20%程度
であるが、発振立上がりは一発振周期程度の時間であ
る。この出力クロックbを、以下サンプリングクロック
と称す。なおサンプリングクロック発生回路3として
は、図2(b)に示すように、CRの代りに奇数段のイ
ンバータ12を用いることもできる。
であるが、発振立上がりは一発振周期程度の時間であ
る。この出力クロックbを、以下サンプリングクロック
と称す。なおサンプリングクロック発生回路3として
は、図2(b)に示すように、CRの代りに奇数段のイ
ンバータ12を用いることもできる。
【0017】発振回路2は、CPU動作に用いる第1の
クロックを発生するもので、発振成長は遅いが、発振精
度の高いクロックを出力し、従来例の図9に示すような
水晶発振器と同様であり、その発振立上がりは数十ms
ec〜数sec程度である。このクロックaを以下発振
クロックと称す。
クロックを発生するもので、発振成長は遅いが、発振精
度の高いクロックを出力し、従来例の図9に示すような
水晶発振器と同様であり、その発振立上がりは数十ms
ec〜数sec程度である。このクロックaを以下発振
クロックと称す。
【0018】発振クロックaは、シングルチップマイク
ロコンピュータでサブクロックとして一般的に使用され
ている周波数32KHzとし、そのためサンプリングク
ロックbは周波数320KHzとする。
ロコンピュータでサブクロックとして一般的に使用され
ている周波数32KHzとし、そのためサンプリングク
ロックbは周波数320KHzとする。
【0019】サンプリング回路4は、図4のブロック図
に示されるように、カウンタ13,一致回路14,モジ
ュロレジスタ15および保持回路16から構成される。
保持回路16は、図5(a),(b)にその二例を示し
たように、フリップフロップ19,19a,bから構成
される。これらは、モジュロ値との一致を1回,2回カ
ウントした後に出力cを出力している。カウンタ13,
一致回路14およびモジュロレジスタ15も、図6に示
すように、それぞれシリアルレジスタ21、EX−OR
回路22とAND回路23および設定用オプションスイ
ッチ25とレジスタ24などで構成される。
に示されるように、カウンタ13,一致回路14,モジ
ュロレジスタ15および保持回路16から構成される。
保持回路16は、図5(a),(b)にその二例を示し
たように、フリップフロップ19,19a,bから構成
される。これらは、モジュロ値との一致を1回,2回カ
ウントした後に出力cを出力している。カウンタ13,
一致回路14およびモジュロレジスタ15も、図6に示
すように、それぞれシリアルレジスタ21、EX−OR
回路22とAND回路23および設定用オプションスイ
ッチ25とレジスタ24などで構成される。
【0020】モジュロレジスタ15は、オプションスイ
ッチ25により設定された1(ハイ)または0(ロウ)
のバイナリデータを記憶保持するもので、カウンタ13
が計数すべき値(モジュロ値)をレジスタ24に設定し
ている。この回路では、オプションスイッチ25が「0
101B」と設定され、モジュロ値「5」を記憶保持し
ている。
ッチ25により設定された1(ハイ)または0(ロウ)
のバイナリデータを記憶保持するもので、カウンタ13
が計数すべき値(モジュロ値)をレジスタ24に設定し
ている。この回路では、オプションスイッチ25が「0
101B」と設定され、モジュロ値「5」を記憶保持し
ている。
【0021】以下、図1および図3のタイミング図を参
照して説明する。電源投入すると、発振回路2およびサ
ンプリングクロック発生回路3において発振動作を開始
する。この時、サンプリングクロック発生回路3におい
て発生するサンプリングクロックbは直ちに発振周期が
安定する。オートリセット回路7の出力eは電源投入
後、直ちにロウにセットされ、電源電圧の立上がりを検
出してハイにリセットされる。また、電源電圧がCPU
動作電圧以下に降下した際には、再び自動的にオートリ
セット信号eをロウにセットする。オートリセット信号
eがロウにセットされている間、CPUクロック供給許
可信号出力cは、リセット(ロウ)のままであり、CP
Uクロック出力dもリセット(ロウ)のままである。
照して説明する。電源投入すると、発振回路2およびサ
ンプリングクロック発生回路3において発振動作を開始
する。この時、サンプリングクロック発生回路3におい
て発生するサンプリングクロックbは直ちに発振周期が
安定する。オートリセット回路7の出力eは電源投入
後、直ちにロウにセットされ、電源電圧の立上がりを検
出してハイにリセットされる。また、電源電圧がCPU
動作電圧以下に降下した際には、再び自動的にオートリ
セット信号eをロウにセットする。オートリセット信号
eがロウにセットされている間、CPUクロック供給許
可信号出力cは、リセット(ロウ)のままであり、CP
Uクロック出力dもリセット(ロウ)のままである。
【0022】オートリセット信号eがインアクティブハ
イにセットされると、図4のサンプリング回路4におい
て、カウンタ13により発振クロックaのハイレベル期
間カウントを実行し、ロウレベルでカウント値がリセッ
トされる。カウンタ13がサンプリングクロックbをカ
ウントし、モジュロレジスタ15にあらかじめ設定した
モジュロ値カウンタ13のカウント値の一致を一致回路
14で判定し一致信号gを出力する。
イにセットされると、図4のサンプリング回路4におい
て、カウンタ13により発振クロックaのハイレベル期
間カウントを実行し、ロウレベルでカウント値がリセッ
トされる。カウンタ13がサンプリングクロックbをカ
ウントし、モジュロレジスタ15にあらかじめ設定した
モジュロ値カウンタ13のカウント値の一致を一致回路
14で判定し一致信号gを出力する。
【0023】本実施例では、一致信号gが出力されると
同時に、CPUクロック供給許可信号cを出力せずに、
発振安定状態の検出精度を上げるため、この一致信号g
が2回発生した時点で発振が安定したと判断する構成と
している。一致信号gの出力回数は、保持回路16にお
いてカウントされ、保持回路16内にあらかじめ設定し
た値「2」に達した時、保持回路16はCPUクロック
供給許可信号cを出力する。
同時に、CPUクロック供給許可信号cを出力せずに、
発振安定状態の検出精度を上げるため、この一致信号g
が2回発生した時点で発振が安定したと判断する構成と
している。一致信号gの出力回数は、保持回路16にお
いてカウントされ、保持回路16内にあらかじめ設定し
た値「2」に達した時、保持回路16はCPUクロック
供給許可信号cを出力する。
【0024】図3のタイミング波形図において、まず発
振出力fは、発振回路の発振器そのものの発振波形を示
し、発振クロック出力aは波形整形用インバータ11の
出力の状態を示し、発振開始から発振成長過程を経過し
発振安定状態に至る時間的変化を示している。サンプリ
ングクロックbは電源立上がりと同時に安定発振を開始
している。図4において、サンプリングクロックbの立
下がりをカウンタ13によりカウントし、モジュロレジ
スタ15に予め設定された値「5」に達した時、一致信
号gを出力している。更に、一致信号gは、保持回路1
6であらかじめ設定された値「2」に達した時、CPU
供給許可信号cを出力している。CPU供給許可信号c
がハイになると同時に、CPUクロック選択回路5にお
いてCPUクロックdが出力許可され、CPU6へ出力
される。CPUクロック供給許可信号cは、サンプリン
グクロック発生回路3にも入力され、そのレベルがハイ
のとき、サンプリングクロックbの発生を停止させ、不
要な消費電流の発生を防止する。
振出力fは、発振回路の発振器そのものの発振波形を示
し、発振クロック出力aは波形整形用インバータ11の
出力の状態を示し、発振開始から発振成長過程を経過し
発振安定状態に至る時間的変化を示している。サンプリ
ングクロックbは電源立上がりと同時に安定発振を開始
している。図4において、サンプリングクロックbの立
下がりをカウンタ13によりカウントし、モジュロレジ
スタ15に予め設定された値「5」に達した時、一致信
号gを出力している。更に、一致信号gは、保持回路1
6であらかじめ設定された値「2」に達した時、CPU
供給許可信号cを出力している。CPU供給許可信号c
がハイになると同時に、CPUクロック選択回路5にお
いてCPUクロックdが出力許可され、CPU6へ出力
される。CPUクロック供給許可信号cは、サンプリン
グクロック発生回路3にも入力され、そのレベルがハイ
のとき、サンプリングクロックbの発生を停止させ、不
要な消費電流の発生を防止する。
【0025】図7は本発明の第二の実施例のクロック出
力回路のブロック図である。本実施例は、図1と同様で
あり、異なる点はCPU6より出力されたクロックスト
ップ信号mが発振回路2およびオートリセット回路8に
入力される点である。CPU6の実行するクロックスト
ップ命令によりCPU6から出力されるクロックストッ
プ信号mがアクティブとなり、発振回路2の発振クロッ
クaを停止させると共に、オートリセット回路8にクロ
ックストップ状態を伝える。CPU6への割込み要因の
発生によりクロックストップ命令が解除され、クロック
ストップ信号mがインアクティブとなり、発振回路2が
再起動するとともにオートリセット回路8も再起動し、
サンプリング回路4を初期設定し、以下図1で述べたよ
うに動作する。図1では、電源投入後の単発的な動作を
するが、第二の実施例においては、電源投入後はもちろ
んのこと、クロックストップ命令により発振器を停止し
再起動した時でも発振成長検出が第一の実施例と同様に
行われる。
力回路のブロック図である。本実施例は、図1と同様で
あり、異なる点はCPU6より出力されたクロックスト
ップ信号mが発振回路2およびオートリセット回路8に
入力される点である。CPU6の実行するクロックスト
ップ命令によりCPU6から出力されるクロックストッ
プ信号mがアクティブとなり、発振回路2の発振クロッ
クaを停止させると共に、オートリセット回路8にクロ
ックストップ状態を伝える。CPU6への割込み要因の
発生によりクロックストップ命令が解除され、クロック
ストップ信号mがインアクティブとなり、発振回路2が
再起動するとともにオートリセット回路8も再起動し、
サンプリング回路4を初期設定し、以下図1で述べたよ
うに動作する。図1では、電源投入後の単発的な動作を
するが、第二の実施例においては、電源投入後はもちろ
んのこと、クロックストップ命令により発振器を停止し
再起動した時でも発振成長検出が第一の実施例と同様に
行われる。
【0026】
【発明の効果】以上説明したように、本発明によればC
PUクロック源として高精度の発振周波数の得られる水
晶発振器等を利用する際に、水晶発振器の発振成長過程
で外来ノイズなどによる不要クロック信号の発生がある
場合でも、発振成長が直ちに完了する発振器の発振出力
を用いたサンプリングクロックで水晶発振器出力のクロ
ック周期をカウント計測し、確実に発振成長の完了をこ
の計測結果で判定した後にCPUへ安定したクロックを
供給するため、電源電圧の立上り時や、CPUがクロッ
ク停止状態からのクロック再起動の際に、CPUの暴走
を防止する効果を有する。また、本発明を半導体集積回
路上で実施することにより、低消費電力化、無調整化、
コンパクト化が図られる。
PUクロック源として高精度の発振周波数の得られる水
晶発振器等を利用する際に、水晶発振器の発振成長過程
で外来ノイズなどによる不要クロック信号の発生がある
場合でも、発振成長が直ちに完了する発振器の発振出力
を用いたサンプリングクロックで水晶発振器出力のクロ
ック周期をカウント計測し、確実に発振成長の完了をこ
の計測結果で判定した後にCPUへ安定したクロックを
供給するため、電源電圧の立上り時や、CPUがクロッ
ク停止状態からのクロック再起動の際に、CPUの暴走
を防止する効果を有する。また、本発明を半導体集積回
路上で実施することにより、低消費電力化、無調整化、
コンパクト化が図られる。
【図1】本発明の第1の実施例のブロック図である。
【図2】図1のサンプリングクロック発生回路3の二例
の回路図である。
の回路図である。
【図3】図1の実施例の各部におけるタイミング波形図
である。
である。
【図4】図1のサンプリング回路4の一例の回路図であ
る。
る。
【図5】図4の保持回路16の二例の回路図である。
【図6】図4のカウンタ,一致回路およびモジュロレジ
スタ一例の回路図である。
スタ一例の回路図である。
【図7】本発明の第2の実施例のブロック図である。
【図8】従来のクロック出力回路のブロック図である。
【図9】図9の発振回路32の一例の回路図である。
【図10】図9の従来例の各部におけるタイミング波形
図である。
図である。
【図11】図9の従来例で外来ノイズのある時の各部の
タイミング波形図である。
タイミング波形図である。
2,32 発振回路 3 サンプリングクロック発生回路 4 サンプリング回路 5 クロック選択回路 6 CPU 7 オートリセット回路 8,18 バッファ 9 水晶発振子 11,12 インバータ 13 カウンタ 14 一致回路 15 モジュロレジスタ 16 保持回路 17 サンプリングクロック制御回路 19,19a,b フリップフロップ 21,24 レジスタ 22 EX−OR回路 23 AND回路 25 オプションスイッチ 33 システムクロック発生回路 34 リセット遅延回路 35 システムリセット発生回路 a 発振クロック b サンプリングクロック c クロック供給許可信号 d CPUクロック e オートリセット信号 f 発振出力 g 一致信号 h クロックストップ信号 i リセット遅延信号 j システムリセット信号
Claims (6)
- 【請求項1】 CPUのクロック周波数より高い周波数
の第1のクロックを出力するサンプリングクロック発生
回路と、前記CPUのクロック周波数を第2のクロック
として固定振動子により発振させ出力する発振回路と、
電源電圧の立ち上りを検出してオートリセット信号を出
力するオートリセット回路と、前記オートリセット信号
により初期化された後前記第1のクロックにより前記第
2のクロック周期を計数しこの計数値が予め設定した計
数値に等価な計測値となるとクロック供給許可信号を出
力するサンプリング回路と、前記クロック供給許可信号
が有効な時前記第2のクロックを前記CPUクロックと
して出力するクロック選択回路とを備えることを特徴と
するクロック出力回路。 - 【請求項2】 固体振動子が水晶振動子またはセラミッ
ク振動子からなる請求項1記載のクロック出力回路。 - 【請求項3】 サンプリングクロック発生回路がCR発
振器または複数のインバータを用いたリングオシレータ
からなる請求項1記載のクロック出力回路。 - 【請求項4】 サンプリングクロック発生回路はクロッ
ク供給許可信号が出力された後には第1のクロックの出
力を停止する請求項1記載のクロック出力回路。 - 【請求項5】 サンプリング回路はクロック供給許可信
号が第2のクロック周期を計測した計数値が予め設定し
た計数値の複数倍の計測値となった時に出力される請求
項1記載のクロック出力回路。 - 【請求項6】 発振回路はCPUのクロックストップ命
令によりその動作を停止し前記CPUのクロックストッ
プ命令解除によりその動作を再起動し、オートリセット
回路も前記クロックストップ命令解除により再起動する
請求項1記載のクロック出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6322672A JP2716386B2 (ja) | 1994-12-26 | 1994-12-26 | クロック出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6322672A JP2716386B2 (ja) | 1994-12-26 | 1994-12-26 | クロック出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08179849A JPH08179849A (ja) | 1996-07-12 |
JP2716386B2 true JP2716386B2 (ja) | 1998-02-18 |
Family
ID=18146325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6322672A Expired - Lifetime JP2716386B2 (ja) | 1994-12-26 | 1994-12-26 | クロック出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2716386B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001120735A (ja) * | 1999-10-27 | 2001-05-08 | Toyomaru Industry Co Ltd | 遊技機 |
JP5078593B2 (ja) * | 2007-12-21 | 2012-11-21 | ラピスセミコンダクタ株式会社 | クロック信号生成装置 |
JP2010268105A (ja) | 2009-05-13 | 2010-11-25 | Renesas Electronics Corp | マイクロコンピュータ |
-
1994
- 1994-12-26 JP JP6322672A patent/JP2716386B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08179849A (ja) | 1996-07-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |