JP2908758B2 - 突入電流防止回路 - Google Patents
突入電流防止回路Info
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Description
用いられる突入電流防止回路に関する。
止回路として、図3に示すものが知られている。
Vinを供給する電源1と、電源スイッチ2と、突入電流
防止回路20と、入力巻線N1 、出力巻線N2 、及び入
力巻線N1 と結合させた帰還巻線N3 とを備えたトラン
スTと、このトランスTの入力巻線N1 に前記電源1か
ら供給される入力電圧Vinをスイッチングして、出力巻
線N2 に交流電圧を誘起するPWM制御部3及びNチャ
ンネルのMOS−FETからなるスイッチングトランジ
スタQ1 からなるスイッチング回路部とを有している。
ダイオードD5 、D6 からなる整流回路4と、チョーク
コイルL1 及び電解コンデンサC4 からなる平滑回路が
接続されている。
オードD2 を介して入力抵抗R4 、入力コンデンサC2
が並列接続されている。
端と前記スイッチングトランジスタQ1 のソースとの間
には、入力平滑コンデンサC1 が接続されている。
の陽極側と前記入力巻線N1 の一端との間にアノード、
カソードを接続したサイリスタSCRと、このサイリス
タSCRのアノード、カソード間に接続した抵抗R5
と、サイリスタSCRのカソード、ゲート間に接続した
抵抗R6 と、前記帰還巻線N3 の一端とサイリスタSC
Rのゲートとの間に直列接続したダイオードD1 、帰還
抵抗R3 とを具備し、前記帰還巻線N3 に誘起する電圧
をダイオードD1 、抵抗R3 を介してサイリスタSCR
のゲートに供給し、このサイリスタSCRを駆動するよ
うになっている。
た従来の突入電流防止回路20を使用した場合、電源ス
イッチ2の投入時の突入電流は防止できるものの、入力
電圧復旧時の突入電流は防止できないという課題があっ
た。この理由について図4を参照して以下に説明する。
4に示すように、入力電圧Vinが時間t(10乃至数1
0msec程度)だけ瞬断したものとする。
は放電により低下してくが、PWM制御部3及びスイッ
チングトランジスタQ1 は動作を継続しているため、サ
イリスタSCRのゲート、カソード間には帰還巻線N3
から電力が供給され続け、サイリスタSCRも動作を継
続する。
すると、サイリスタSCRが動作を継続中であるため、
入力電圧Vinが復旧した瞬間の入力平滑コンデンサC1
への突入電流ip、即ち、入力電流を抑制することがで
きず、図4に示すような例えば数A乃至数十Aという大
きな突入電流ipが流れてしまう。
であり、入力電圧瞬断後の復旧時における突入電流を的
確に防止することができる突入電流防止回路を提供する
ことを目的とするものである。
一次側に入力巻線と、帰還巻線とを有するトランスを備
えるとともに、前記入力巻線へ供給される電源からの入
力電圧をスイッチング制御部によりスイッチング制御し
て前記トランスの出力巻線側に所定の交流電力を誘起す
る電源回路に用いられる突入電流防止回路において、前
記電源の陽極側とトランスの入力巻線との間に接続さ
れ、前記帰還巻線からの電圧がゲートに供給されるFE
Tと、前記電源からの入力電圧を検出して、入力電圧の
遮断により前記FETをオフさせる入力電圧検出制御回
路と、前記FETがオフした後、入力電圧が復旧したと
き、抑制された電流を前記トランスの入力巻線に供給す
る電流抑制回路と、前記FETがオフした後、入力電圧
が復旧したとき、このFETを所定の遅延時間をもって
オンさせる遅延駆動回路とを有することを特徴とするも
のである。
と、帰還巻線とを有するトランスを備えるとともに、前
記入力巻線へ供給される電源からの入力電圧をスイッチ
ング制御部によりスイッチング制御して前記トランスの
出力巻線側に所定の交流電力を誘起する電源回路に用い
られる突入電流防止回路において、前記電源の陽極側と
入力巻線との間にドレイン、ソースが接続され、前記帰
還巻線からの電圧がゲートに供給されるFETと、前記
帰還巻線とFETのゲートとの間に接続された帰還抵抗
と、前記電源からの入力電圧を検出して、入力電圧の遮
断により前記FETをオフさせる入力電圧検出制御回路
と、前記FETのドレイン、ソース間に並列接続した抑
制抵抗と、前記FETのゲートと前記電源の負極との間
に接続されたゲートコンデンサとを有し、前記入力電圧
検出制御回路が入力電圧の遮断により前記FETをオフ
させた後入力電圧が復旧したとき、前記FETがオンす
るまで前記抑制抵抗を介して抑制された入力電流を前記
トランスの入力巻線に供給するとともに、前記トランス
の帰還巻線に接続した帰還抵抗を介して前記ゲートコン
デンサを充電して前記帰還抵抗とゲートコンデンサで定
まる時定数だけ遅延させて前記FETをオンさせること
を特徴とするものである。
入電流防止回路における前記入力電圧検出制御回路は、
前記電源からの入力電圧を検出するIC回路と、このI
C回路が入力電圧の遮断を検出したとき動作して前記F
ETのゲ−ト、ソース間を短絡するフォトカプラトラン
ジスタからなることを特徴とするものである。
路によれば、前記入力電圧検出制御回路が入力電圧の遮
断により前記FETをオフさせた後入力電圧が復旧した
とき、前記電流抑制回路が前記FETがオンするまで抑
制された入力電流を前記トランスの入力巻線に供給する
とともに、前記遅延駆動回路の動作で、所定の遅延時間
をもって前記FETをオンさせるので、入力電圧復旧時
の前記トランスに対する大きな突入電流を的確に防止す
ることができる。
路によれば、前記入力電圧検出制御回路が入力電圧の遮
断により前記FETをオフさせた後入力電圧が復旧した
とき、前記抑制抵抗が前記FETがオンするまで抑制さ
れた入力電流を前記トランスの入力巻線に供給するとと
もに、前記トランスの帰還巻線に接続した帰還抵抗及び
前記コンデンサの動作で、これら帰還抵抗とコンデンサ
で定まる時定数だけ遅延させて前記FETをオンさせる
ので、入力電圧復旧時の前記トランスに対する大きな突
入電流を的確に防止することができる。
入力電圧検出制御回路として、前記電源からの入力電圧
を検出するIC回路と、このIC回路が入力電圧の遮断
を検出したとき動作して前記FETのゲ−ト、ソース間
を短絡するフォトカプラトランジスタを用いた簡略な構
成で入力電圧の遮断を的確に検出してFETを用いた突
入電流防止回路を動作させることができる。
細に説明する。
止回路を示す回路図であり、図5に示す従来例と同一の
機能を有する要素には同一の符号を付して示し、以下に
は、従来例と異なる部分を主にして説明する。
路及び電源回路は基本的な構成は従来例と同様である
が、従来の突入電流防止回路20のようなサイリスタS
CRの代りに、NチャンネルのMOS−FETQ2 のド
レイン、ソースを電源1と入力巻線N1 の一端との間に
接続したこと、前記帰還巻線N3 から供給される電圧を
ダイオードD1 、帰還抵抗R3 を介してMOS−FET
Q2 のゲートに供給しこのMOS−FETQ2 を駆動す
ること、MOS−FETQ2 のドレイン、ソース間に抑
制抵抗R1 を接続したこと、MOS−FETQ2 のゲー
トと電源1の負極との間にゲートコンデンサC3 を接続
したこと、前記電源1からの入力電圧Vinを検出して前
記MOS−FETQ2 のゲート、ソース間を短絡し、こ
のMOS−FETQ2 をオフさせる電圧検出制御回路1
0を設けたことが特徴である。尚、図1中、D4 は逆流
防止ダイオードである。
inを分圧する分圧抵抗R5 、R6 と、この分圧抵抗R5
、R6 により分圧される入力電圧Vinに比例した電圧
を検出するIC回路4と、このIC回路4の出力端子と
電源1の負極との間に接続したフォトダイオードPD及
びフォトトランジスタPTRからなるフォトカプラとを
具備し、フォトトランジスタPTRのコレクタを前記M
OS−FETQ2 のゲートに、フォトトランジスタPT
Rのエミッタを前記MOS−FETQ2 のソースに接続
している。
止回路及び電源回路の動作を、入力電圧Vinの瞬断及び
復旧時の動作を主にし、かつ、図2をも参照して説明す
る。
(msec)程度瞬断した後、復旧するものとする。
路4は入力電圧Vinの瞬断を不足電圧で検知してフォト
カプラのフォトダイオードPDをオンさせ、光を発光し
てフォトトランジスタPTRをオンさせる。
前記MOS−FETQ2 のゲート、ソース間は短絡し、
これによりMOS−FETQ2 はオフ状態となる。
と、前記IC回路4はフォトカプラをオフとするが、こ
のとき、MOS−FETQ2 のゲートの電位は、ゲート
コンデンサC3 の充電電位が定格電位に至るまでMOS
−FETQ2 を動作させるまでの電位に達しないため、
この状態のときはMOS−FETQ2 に並列に接続した
抑制抵抗R1 により抑制された入力電流により入力平滑
コンデンサC1 が充電される。図2の最下欄に入力電流
の波形を示す。
3 からダイオードD1 、帰還抵抗R3 を介して供給され
る電圧により充電され、徐々に充電電位が上昇する。
対する供給電圧のレベルが低い状態ではリーク電流特性
となる。即ち、このときゲート、ソース間の電圧波形は
図2に示す所定の遅延時間t1 経過後の符号αで示す時
点に至るまではリーク電流特性となる。
供給電圧のレベルが定格レベルになると、前記MOS−
FETQ2 はオン状態、即ち、ゲート、ソース間の電圧
波形はα点以降リニア特性となって定格電圧まで上昇す
る。MOS−FETQ2 のゲート電流もα点以降リニア
特性となって定格電圧まで上昇する。
1 、ゲートコンデンサC3 の抵抗値、容量値を選択する
ことで種々に変更可能である。
デンサC1 への入力電流、即ち、入力巻線への入力電流
の波形は、入力電圧Vinが瞬断した後復旧した時点で、
図2の最下欄に符号βで示すように抑制抵抗で抑制され
た電流となり、また、遅延時間t1 経過後符号γで示す
ように前記MOS−FETQ2 のリニア特性に従った電
流となり、この結果、入力電圧Vinが瞬断した後復旧し
た際の過大な突入電流を的確に抑制することが可能とな
る。また、前記帰還抵抗R1 、ゲートコンデンサC3 の
抵抗値、容量値を選択することで符号γで示す入力電流
のピーク値も任意に設定することが可能である。
を用いた場合について説明したが、この他、リーク電流
特性、リニア特性を有する他のトランジスタを用いても
本発明は実施可能である。
いても、電気的に入出力が絶縁され、かつ、同等以上の
速度でオン、オフ制御可能な素子を用いても実施可能で
ある。
入力電圧検出制御回路、電流抑制回路及び遅延駆動回路
の動作で、入力電圧復旧時の前記トランスに対する大き
な突入電流を的確に防止することができる突入電流防止
回路を提供することができる。
力電圧検出制御回路、抑制抵抗、帰還抵抗及びコンデン
サの動作で、入力電圧復旧時の前記トランスに対する大
きな突入電流を的確に防止することができる突入電流防
止回路を提供することができる。
で入力電圧の遮断を的確に検出してFETを用いた突入
電防止回路を動作させることができる。
回路図である。
の波形図である。
る。
Claims (3)
- 【請求項1】 一次側に入力巻線と、帰還巻線とを有す
るトランスを備えるとともに、前記入力巻線へ供給され
る電源からの入力電圧をスイッチング制御部によりスイ
ッチング制御して前記トランスの出力巻線側に所定の交
流電力を誘起する電源回路に用いられる突入電流防止回
路において、 前記電源の陽極側とトランスの入力巻線との間に接続さ
れ、前記帰還巻線からの電圧がゲートに供給されるFE
Tと、 前記電源からの入力電圧を検出して、入力電圧の遮断に
より前記FETをオフさせる入力電圧検出制御回路と、 前記FETがオフした後、入力電圧が復旧したとき、抑
制された電流を前記トランスの入力巻線に供給する電流
抑制回路と、 前記FETがオフした後、入力電圧が復旧したとき、こ
のFETを所定の遅延時間をもってオンさせる遅延駆動
回路と、 を有することを特徴とする突入電流防止回路。 - 【請求項2】一次側に入力巻線と、帰還巻線とを有する
トランスを備えるとともに、前記入力巻線へ供給される
電源からの入力電圧をスイッチング制御部によりスイッ
チング制御して前記トランスの出力巻線側に所定の交流
電力を誘起する電源回路に用いられる突入電流防止回路
において、 前記電源の陽極側と入力巻線との間にドレイン、ソース
が接続され、前記帰還巻線からの電圧がゲートに供給さ
れるFETと、 前記帰還巻線とFETのゲートとの間に接続された帰還
抵抗と、 前記電源からの入力電圧を検出して、入力電圧の遮断に
より前記FETをオフさせる入力電圧検出制御回路と、 前記FETのドレイン、ソース間に並列接続した抑制抵
抗と、前記FETのゲートと前記電源の負極との間に接
続されたゲートコンデンサとを有し、 前記入力電圧検出制御回路が入力電圧の遮断により前記
FETをオフさせた後入力電圧が復旧したとき、前記F
ETがオンするまで前記抑制抵抗を介して抑制された入
力電流を前記トランスの入力巻線に供給するとともに、
前記トランスの帰還巻線に接続した帰還抵抗を介して前
記ゲートコンデンサを充電して前記帰還抵抗とゲートコ
ンデンサで定まる時定数だけ遅延させて前記FETをオ
ンさせることを特徴とする突入電流防止回路。 - 【請求項3】 前記入力電圧検出制御回路は、前記電源
からの入力電圧を検出するIC回路と、このIC回路が
入力電圧の遮断を検出したとき動作して前記FETのゲ
ート、ソース間を短絡するフォトカプラトランジスタか
らなることを特徴とする請求項2記載の突入電流防止回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8161848A JP2908758B2 (ja) | 1996-06-21 | 1996-06-21 | 突入電流防止回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8161848A JP2908758B2 (ja) | 1996-06-21 | 1996-06-21 | 突入電流防止回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1014246A JPH1014246A (ja) | 1998-01-16 |
JP2908758B2 true JP2908758B2 (ja) | 1999-06-21 |
Family
ID=15743100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8161848A Expired - Fee Related JP2908758B2 (ja) | 1996-06-21 | 1996-06-21 | 突入電流防止回路 |
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---|---|
JP (1) | JP2908758B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE514817C2 (sv) * | 1999-10-05 | 2001-04-30 | Abb Ab | Anordning för spänningssättning av en spänningsstyv omriktare samt transformatorutrustning för anslutning till dylik anordning |
TWI452792B (zh) * | 2012-09-07 | 2014-09-11 | Darfon Electronics Corp | 應用於交流電壓轉直流電壓的轉換器的突波電流抑制電路及其操作方法 |
JP7145726B2 (ja) * | 2018-10-19 | 2022-10-03 | 新電元工業株式会社 | 電源装置、及び突入電流防止回路 |
CN116826683B (zh) * | 2023-08-28 | 2023-12-22 | 陕西中科天地航空模块有限公司 | 一种机载浪涌电压箝位电路 |
-
1996
- 1996-06-21 JP JP8161848A patent/JP2908758B2/ja not_active Expired - Fee Related
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