JPH1014246A - 突入電流防止回路 - Google Patents
突入電流防止回路Info
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- JPH1014246A JPH1014246A JP8161848A JP16184896A JPH1014246A JP H1014246 A JPH1014246 A JP H1014246A JP 8161848 A JP8161848 A JP 8161848A JP 16184896 A JP16184896 A JP 16184896A JP H1014246 A JPH1014246 A JP H1014246A
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Abstract
(57)【要約】
【課題】 本発明は、瞬断後の復旧時における突入電流
を的確に防止することができる突入電流防止回路を提供
する。 【解決手段】 入力巻線Ｎ1 と、帰還巻線Ｎ3 とを有す
るトランスＴを備えるとともに、入力巻線Ｎ1 へ供給さ
れる電源１からの入力電圧Ｖinをスイッチング制御して
前記トランスＴの出力巻線Ｎ3 側に所定の交流電力を誘
起する電源回路に用いられる突入電流防止回路で、電源
１とトランスＴの入力巻線Ｎ1 との間に接続したＭＯＳ
−ＦＥＴＱ2 と、電源１からの入力電圧Ｖinを検出し
て、入力電圧Ｖinの遮断によりＭＯＳ−ＦＥＴＱ2 をオ
フさせる入力電圧検出制御回路１０と、ＭＯＳ−ＦＥＴ
Ｑ2 がオフした後、入力電圧Ｖinが復旧したとき、抑制
された電流を入力巻線Ｎ1 に供給する抑制抵抗Ｒ1 と、
入力電圧Ｖinが復旧したとき、このＭＯＳ−ＦＥＴＱ2
を所定の遅延時間をもってオンさせるゲートコンデンサ
Ｃ3 とを有するものである。
を的確に防止することができる突入電流防止回路を提供
する。 【解決手段】 入力巻線Ｎ1 と、帰還巻線Ｎ3 とを有す
るトランスＴを備えるとともに、入力巻線Ｎ1 へ供給さ
れる電源１からの入力電圧Ｖinをスイッチング制御して
前記トランスＴの出力巻線Ｎ3 側に所定の交流電力を誘
起する電源回路に用いられる突入電流防止回路で、電源
１とトランスＴの入力巻線Ｎ1 との間に接続したＭＯＳ
−ＦＥＴＱ2 と、電源１からの入力電圧Ｖinを検出し
て、入力電圧Ｖinの遮断によりＭＯＳ−ＦＥＴＱ2 をオ
フさせる入力電圧検出制御回路１０と、ＭＯＳ−ＦＥＴ
Ｑ2 がオフした後、入力電圧Ｖinが復旧したとき、抑制
された電流を入力巻線Ｎ1 に供給する抑制抵抗Ｒ1 と、
入力電圧Ｖinが復旧したとき、このＭＯＳ−ＦＥＴＱ2
を所定の遅延時間をもってオンさせるゲートコンデンサ
Ｃ3 とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、各種の電源回路に
用いられる突入電流防止回路に関する。
用いられる突入電流防止回路に関する。
【０００２】
【従来の技術】従来の電源回路に用いられる突入電流防
止回路として、図３に示すものが知られている。
止回路として、図３に示すものが知られている。
【０００３】図３に示す従来の回路は、直流の入力電圧
Ｖinを供給する電源１と、電源スイッチ２と、突入電流
防止回路２０と、入力巻線Ｎ1 、出力巻線Ｎ2 、及び入
力巻線Ｎ1 と結合させた帰還巻線Ｎ3 とを備えたトラン
スＴと、このトランスＴの入力巻線Ｎ1 に前記電源１か
ら供給される入力電圧Ｖinをスイッチングして、出力巻
線Ｎ2 に交流電圧を誘起するＰＷＭ制御部３及びＮチャ
ンネルのＭＯＳ−ＦＥＴからなるスイッチングトランジ
スタＱ1 からなるスイッチング回路部とを有している。
Ｖinを供給する電源１と、電源スイッチ２と、突入電流
防止回路２０と、入力巻線Ｎ1 、出力巻線Ｎ2 、及び入
力巻線Ｎ1 と結合させた帰還巻線Ｎ3 とを備えたトラン
スＴと、このトランスＴの入力巻線Ｎ1 に前記電源１か
ら供給される入力電圧Ｖinをスイッチングして、出力巻
線Ｎ2 に交流電圧を誘起するＰＷＭ制御部３及びＮチャ
ンネルのＭＯＳ−ＦＥＴからなるスイッチングトランジ
スタＱ1 からなるスイッチング回路部とを有している。
【０００４】前記トランスＴの出力巻線Ｎ2 には、整流
ダイオードＤ5 、Ｄ6 からなる整流回路４と、チョーク
コイルＬ1 及び電解コンデンサＣ4 からなる平滑回路が
接続されている。
ダイオードＤ5 、Ｄ6 からなる整流回路４と、チョーク
コイルＬ1 及び電解コンデンサＣ4 からなる平滑回路が
接続されている。
【０００５】前記トランスＴの入力巻線Ｎ1 には、ダイ
オードＤ2 を介して入力抵抗Ｒ4 、入力コンデンサＣ2
が並列接続されている。
オードＤ2 を介して入力抵抗Ｒ4 、入力コンデンサＣ2
が並列接続されている。
【０００６】また、前記トランスＴの入力巻線Ｎ1 の一
端と前記スイッチングトランジスタＱ1 のソースとの間
には、入力平滑コンデンサＣ1 が接続されている。
端と前記スイッチングトランジスタＱ1 のソースとの間
には、入力平滑コンデンサＣ1 が接続されている。
【０００７】前記突入電流防止回路２０は、前記電源１
の陽極側と前記入力巻線Ｎ1 の一端との間にアノード、
カソードを接続したサイリスタＳＣＲと、このサイリス
タＳＣＲのアノード、カソード間に接続した抵抗Ｒ5
と、サイリスタＳＣＲのカソード、ゲート間に接続した
抵抗Ｒ6 と、前記帰還巻線Ｎ3 の一端とサイリスタＳＣ
Ｒのゲートとの間に直列接続したダイオードＤ1 、帰還
抵抗Ｒ3 とを具備し、前記帰還巻線Ｎ3 に誘起する電圧
をダイオードＤ1 、抵抗Ｒ3 を介してサイリスタＳＣＲ
のゲートに供給し、このサイリスタＳＣＲを駆動するよ
うになっている。
の陽極側と前記入力巻線Ｎ1 の一端との間にアノード、
カソードを接続したサイリスタＳＣＲと、このサイリス
タＳＣＲのアノード、カソード間に接続した抵抗Ｒ5
と、サイリスタＳＣＲのカソード、ゲート間に接続した
抵抗Ｒ6 と、前記帰還巻線Ｎ3 の一端とサイリスタＳＣ
Ｒのゲートとの間に直列接続したダイオードＤ1 、帰還
抵抗Ｒ3 とを具備し、前記帰還巻線Ｎ3 に誘起する電圧
をダイオードＤ1 、抵抗Ｒ3 を介してサイリスタＳＣＲ
のゲートに供給し、このサイリスタＳＣＲを駆動するよ
うになっている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の突入電流防止回路２０を使用した場合、電源ス
イッチ２の投入時の突入電流は防止できるものの、入力
電圧復旧時の突入電流は防止できないという課題があっ
た。この理由について図４を参照して以下に説明する。
た従来の突入電流防止回路２０を使用した場合、電源ス
イッチ２の投入時の突入電流は防止できるものの、入力
電圧復旧時の突入電流は防止できないという課題があっ
た。この理由について図４を参照して以下に説明する。
【０００９】いま、前記電源回路が動作中において、図
４に示すように、入力電圧Ｖinが時間ｔ（１０乃至数１
０ｍｓｅｃ程度）だけ瞬断したものとする。
４に示すように、入力電圧Ｖinが時間ｔ（１０乃至数１
０ｍｓｅｃ程度）だけ瞬断したものとする。
【００１０】このとき、入力平滑コンデンサＣ1 の電圧
は放電により低下してくが、ＰＷＭ制御部３及びスイッ
チングトランジスタＱ1 は動作を継続しているため、サ
イリスタＳＣＲのゲート、カソード間には帰還巻線Ｎ3
から電力が供給され続け、サイリスタＳＣＲも動作を継
続する。
は放電により低下してくが、ＰＷＭ制御部３及びスイッ
チングトランジスタＱ1 は動作を継続しているため、サ
イリスタＳＣＲのゲート、カソード間には帰還巻線Ｎ3
から電力が供給され続け、サイリスタＳＣＲも動作を継
続する。
【００１１】時間ｔが経過した後、入力電圧Ｖinが復旧
すると、サイリスタＳＣＲが動作を継続中であるため、
入力電圧Ｖinが復旧した瞬間の入力平滑コンデンサＣ1
への突入電流ｉｐ、即ち、入力電流を抑制することがで
きず、図４に示すような例えば数Ａ乃至数十Ａという大
きな突入電流ｉｐが流れてしまう。
すると、サイリスタＳＣＲが動作を継続中であるため、
入力電圧Ｖinが復旧した瞬間の入力平滑コンデンサＣ1
への突入電流ｉｐ、即ち、入力電流を抑制することがで
きず、図４に示すような例えば数Ａ乃至数十Ａという大
きな突入電流ｉｐが流れてしまう。
【００１２】本発明は、上記事情に鑑みてなされたもの
であり、入力電圧瞬断後の復旧時における突入電流を的
確に防止することができる突入電流防止回路を提供する
ことを目的とするものである。
であり、入力電圧瞬断後の復旧時における突入電流を的
確に防止することができる突入電流防止回路を提供する
ことを目的とするものである。
【００１３】
【課題を解決するための手段】請求項１記載の発明は、
一次側に入力巻線と、帰還巻線とを有するトランスを備
えるとともに、前記入力巻線へ供給される電源からの入
力電圧をスイッチング制御部によりスイッチング制御し
て前記トランスの出力巻線側に所定の交流電力を誘起す
る電源回路に用いられる突入電流防止回路において、前
記電源の陽極側とトランスの入力巻線との間に接続した
ＦＥＴと、前記電源からの入力電圧を検出して、入力電
圧の遮断により前記ＦＥＴをオフさせる入力電圧検出制
御回路と、前記ＦＥＴがオフした後、入力電圧が復旧し
たとき、抑制された電流を前記トランスの入力巻線に供
給する電流抑制回路と、前記ＦＥＴがオフした後、入力
電圧が復旧したとき、このＦＥＴを所定の遅延時間をも
ってオンさせる遅延駆動回路とを有することを特徴とす
るものである。
一次側に入力巻線と、帰還巻線とを有するトランスを備
えるとともに、前記入力巻線へ供給される電源からの入
力電圧をスイッチング制御部によりスイッチング制御し
て前記トランスの出力巻線側に所定の交流電力を誘起す
る電源回路に用いられる突入電流防止回路において、前
記電源の陽極側とトランスの入力巻線との間に接続した
ＦＥＴと、前記電源からの入力電圧を検出して、入力電
圧の遮断により前記ＦＥＴをオフさせる入力電圧検出制
御回路と、前記ＦＥＴがオフした後、入力電圧が復旧し
たとき、抑制された電流を前記トランスの入力巻線に供
給する電流抑制回路と、前記ＦＥＴがオフした後、入力
電圧が復旧したとき、このＦＥＴを所定の遅延時間をも
ってオンさせる遅延駆動回路とを有することを特徴とす
るものである。
【００１４】請求項２記載の発明は、一次側に入力巻線
と、帰還巻線とを有するトランスを備えるとともに、前
記入力巻線へ供給される電源からの入力電圧をスイッチ
ング制御部によりスイッチング制御して前記トランスの
出力巻線側に所定の交流電力を誘起する電源回路に用い
られる突入電流防止回路において、前記電源の陽極側と
入力巻線との間にドレイン、ゲートを接続したＦＥＴ
と、前記帰還巻線とＦＥＴのゲートとの間に接続された
帰還抵抗と、前記電源からの入力電圧を検出して、入力
電圧の遮断により前記ＦＥＴをオフさせる入力電圧検出
制御回路と、前記ＦＥＴのドレイン、ゲート間に並列接
続した抑制抵抗と、前記ＦＥＴのゲートと前記電源の負
極との間に接続されたゲートコンデンサとを有し、前記
入力電圧検出制御回路が入力電圧の遮断により前記ＦＥ
Ｔをオフさせた後入力電圧が復旧したとき、前記ＦＥＴ
がオンするまで前記抑制抵抗を介して抑制された入力電
流を前記トランスの入力巻線に供給するとともに、前記
トランスの帰還巻線に接続した帰還抵抗を介して前記ゲ
ートコンデンサを充電して前記帰還抵抗とゲートコンデ
ンサで定まる時定数だけ遅延させて前記ＦＥＴをオンさ
せることを特徴とするものである。
と、帰還巻線とを有するトランスを備えるとともに、前
記入力巻線へ供給される電源からの入力電圧をスイッチ
ング制御部によりスイッチング制御して前記トランスの
出力巻線側に所定の交流電力を誘起する電源回路に用い
られる突入電流防止回路において、前記電源の陽極側と
入力巻線との間にドレイン、ゲートを接続したＦＥＴ
と、前記帰還巻線とＦＥＴのゲートとの間に接続された
帰還抵抗と、前記電源からの入力電圧を検出して、入力
電圧の遮断により前記ＦＥＴをオフさせる入力電圧検出
制御回路と、前記ＦＥＴのドレイン、ゲート間に並列接
続した抑制抵抗と、前記ＦＥＴのゲートと前記電源の負
極との間に接続されたゲートコンデンサとを有し、前記
入力電圧検出制御回路が入力電圧の遮断により前記ＦＥ
Ｔをオフさせた後入力電圧が復旧したとき、前記ＦＥＴ
がオンするまで前記抑制抵抗を介して抑制された入力電
流を前記トランスの入力巻線に供給するとともに、前記
トランスの帰還巻線に接続した帰還抵抗を介して前記ゲ
ートコンデンサを充電して前記帰還抵抗とゲートコンデ
ンサで定まる時定数だけ遅延させて前記ＦＥＴをオンさ
せることを特徴とするものである。
【００１５】請求項３記載の発明は、請求項２記載の突
入電流防止回路における前記入力電圧検出制御回路は、
前記電源からの入力電圧を検出するＩＣ回路と、このＩ
Ｃ回路が入力電圧の遮断を検出したとき動作して前記Ｆ
ＥＴのゲ−ト、ソース間を短絡するフォトカプラトラン
ジスタからなることを特徴とするものである。
入電流防止回路における前記入力電圧検出制御回路は、
前記電源からの入力電圧を検出するＩＣ回路と、このＩ
Ｃ回路が入力電圧の遮断を検出したとき動作して前記Ｆ
ＥＴのゲ−ト、ソース間を短絡するフォトカプラトラン
ジスタからなることを特徴とするものである。
【００１６】請求項１記載の発明に係る突入電流防止回
路によれば、前記入力電圧検出制御回路が入力電圧の遮
断により前記ＦＥＴをオフさせた後入力電圧が復旧した
とき、前記電流抑制回路が前記ＦＥＴがオンするまで抑
制された入力電流を前記トランスの入力巻線に供給する
とともに、前記遅延駆動回路の動作で、所定の遅延時間
をもって前記ＦＥＴをオンさせるので、入力電圧復旧時
の前記トランスに対する大きな突入電流を的確に防止す
ることができる。
路によれば、前記入力電圧検出制御回路が入力電圧の遮
断により前記ＦＥＴをオフさせた後入力電圧が復旧した
とき、前記電流抑制回路が前記ＦＥＴがオンするまで抑
制された入力電流を前記トランスの入力巻線に供給する
とともに、前記遅延駆動回路の動作で、所定の遅延時間
をもって前記ＦＥＴをオンさせるので、入力電圧復旧時
の前記トランスに対する大きな突入電流を的確に防止す
ることができる。
【００１７】請求項２記載の発明に係る突入電流防止回
路によれば、前記入力電圧検出制御回路が入力電圧の遮
断により前記ＦＥＴをオフさせた後入力電圧が復旧した
とき、前記抑制抵抗が前記ＦＥＴがオンするまで抑制さ
れた入力電流を前記トランスの入力巻線に供給するとと
もに、前記トランスの帰還巻線に接続した帰還抵抗及び
前記コンデンサの動作で、これら帰還抵抗とコンデンサ
で定まる時定数だけ遅延させて前記ＦＥＴをオンさせる
ので、入力電圧復旧時の前記トランスに対する大きな突
入電流を的確に防止することができる。
路によれば、前記入力電圧検出制御回路が入力電圧の遮
断により前記ＦＥＴをオフさせた後入力電圧が復旧した
とき、前記抑制抵抗が前記ＦＥＴがオンするまで抑制さ
れた入力電流を前記トランスの入力巻線に供給するとと
もに、前記トランスの帰還巻線に接続した帰還抵抗及び
前記コンデンサの動作で、これら帰還抵抗とコンデンサ
で定まる時定数だけ遅延させて前記ＦＥＴをオンさせる
ので、入力電圧復旧時の前記トランスに対する大きな突
入電流を的確に防止することができる。
【００１８】また、請求項３記載の発明によれば、前記
入力電圧検出制御回路として、前記電源からの入力電圧
を検出するＩＣ回路と、このＩＣ回路が入力電圧の遮断
を検出したとき動作して前記ＦＥＴのゲ−ト、ソース間
を短絡するフォトカプラトランジスタを用いた簡略な構
成で入力電圧の遮断を的確に検出してＦＥＴを用いた突
入電流防止回路を動作させることができる。
入力電圧検出制御回路として、前記電源からの入力電圧
を検出するＩＣ回路と、このＩＣ回路が入力電圧の遮断
を検出したとき動作して前記ＦＥＴのゲ−ト、ソース間
を短絡するフォトカプラトランジスタを用いた簡略な構
成で入力電圧の遮断を的確に検出してＦＥＴを用いた突
入電流防止回路を動作させることができる。
【００１９】
【発明の実施の形態】以下に、本発明の実施の形態を詳
細に説明する。
細に説明する。
【００２０】図１は、本発明の実施の形態の突入電流防
止回路を示す回路図であり、図５に示す従来例と同一の
機能を有する要素には同一の符号を付して示し、以下に
は、従来例と異なる部分を主にして説明する。
止回路を示す回路図であり、図５に示す従来例と同一の
機能を有する要素には同一の符号を付して示し、以下に
は、従来例と異なる部分を主にして説明する。
【００２１】図１に示す本実施の形態の突入電流防止回
路及び電源回路は基本的な構成は従来例と同様である
が、従来の突入電流防止回路２０のようなサイリスタＳ
ＣＲの代りに、ＮチャンネルのＭＯＳ−ＦＥＴＱ2 のド
レイン、ソースを電源１と入力巻線Ｎ1 の一端との間に
接続したこと、前記帰還巻線Ｎ3 から供給される電圧を
ダイオードＤ1 、帰還抵抗Ｒ3 を介してＭＯＳ−ＦＥＴ
Ｑ2 のゲートに供給しこのＭＯＳ−ＦＥＴＱ2 を駆動す
ること、ＭＯＳ−ＦＥＴＱ2 のドレイン、ソース間に抑
制抵抗Ｒ1 を接続したこと、ＭＯＳ−ＦＥＴＱ2 のゲー
トと電源１の負極との間にゲートコンデンサＣ3 を接続
したこと、前記電源１からの入力電圧Ｖinを検出して前
記ＭＯＳ−ＦＥＴＱ2 のゲート、ソース間を短絡し、こ
のＭＯＳ−ＦＥＴＱ2 をオフさせる電圧検出制御回路１
０を設けたことが特徴である。尚、図１中、Ｄ4 は逆流
防止ダイオードである。
路及び電源回路は基本的な構成は従来例と同様である
が、従来の突入電流防止回路２０のようなサイリスタＳ
ＣＲの代りに、ＮチャンネルのＭＯＳ−ＦＥＴＱ2 のド
レイン、ソースを電源１と入力巻線Ｎ1 の一端との間に
接続したこと、前記帰還巻線Ｎ3 から供給される電圧を
ダイオードＤ1 、帰還抵抗Ｒ3 を介してＭＯＳ−ＦＥＴ
Ｑ2 のゲートに供給しこのＭＯＳ−ＦＥＴＱ2 を駆動す
ること、ＭＯＳ−ＦＥＴＱ2 のドレイン、ソース間に抑
制抵抗Ｒ1 を接続したこと、ＭＯＳ−ＦＥＴＱ2 のゲー
トと電源１の負極との間にゲートコンデンサＣ3 を接続
したこと、前記電源１からの入力電圧Ｖinを検出して前
記ＭＯＳ−ＦＥＴＱ2 のゲート、ソース間を短絡し、こ
のＭＯＳ−ＦＥＴＱ2 をオフさせる電圧検出制御回路１
０を設けたことが特徴である。尚、図１中、Ｄ4 は逆流
防止ダイオードである。
【００２２】前記電圧検出制御回路１０は、入力電圧Ｖ
inを分圧する分圧抵抗Ｒ5 、Ｒ6 と、この分圧抵抗Ｒ5
、Ｒ6 により分圧される入力電圧Ｖinに比例した電圧
を検出するＩＣ回路４と、このＩＣ回路４の出力端子と
電源１の負極との間に接続したフォトダイオードＰＤ及
びフォトトランジスタＰＴＲからなるフォトカプラとを
具備し、フォトトランジスタＰＴＲのコレクタを前記Ｍ
ＯＳ−ＦＥＴＱ2 のゲートに、フォトトランジスタＰＴ
Ｒのエミッタを前記ＭＯＳ−ＦＥＴＱ2 のソースに接続
している。
inを分圧する分圧抵抗Ｒ5 、Ｒ6 と、この分圧抵抗Ｒ5
、Ｒ6 により分圧される入力電圧Ｖinに比例した電圧
を検出するＩＣ回路４と、このＩＣ回路４の出力端子と
電源１の負極との間に接続したフォトダイオードＰＤ及
びフォトトランジスタＰＴＲからなるフォトカプラとを
具備し、フォトトランジスタＰＴＲのコレクタを前記Ｍ
ＯＳ−ＦＥＴＱ2 のゲートに、フォトトランジスタＰＴ
Ｒのエミッタを前記ＭＯＳ−ＦＥＴＱ2 のソースに接続
している。
【００２３】次に、上述した本実施の形態の突入電流防
止回路及び電源回路の動作を、入力電圧Ｖinの瞬断及び
復旧時の動作を主にし、かつ、図２をも参照して説明す
る。
止回路及び電源回路の動作を、入力電圧Ｖinの瞬断及び
復旧時の動作を主にし、かつ、図２をも参照して説明す
る。
【００２４】図２に示すように、入力電圧Ｖinが時間ｔ
（ｍｓｅｃ）程度瞬断した後、復旧するものとする。
（ｍｓｅｃ）程度瞬断した後、復旧するものとする。
【００２５】入力電圧Ｖinが瞬断したとき、前記ＩＣ回
路４は入力電圧Ｖinの瞬断を不足電圧で検知してフォト
カプラのフォトダイオードＰＤをオンさせ、光を発光し
てフォトトランジスタＰＴＲをオンさせる。
路４は入力電圧Ｖinの瞬断を不足電圧で検知してフォト
カプラのフォトダイオードＰＤをオンさせ、光を発光し
てフォトトランジスタＰＴＲをオンさせる。
【００２６】フォトトランジスタＰＴＲがオンすると、
前記ＭＯＳ−ＦＥＴＱ2 のゲート、ソース間は短絡し、
これによりＭＯＳ−ＦＥＴＱ2 はオフ状態となる。
前記ＭＯＳ−ＦＥＴＱ2 のゲート、ソース間は短絡し、
これによりＭＯＳ−ＦＥＴＱ2 はオフ状態となる。
【００２７】時間ｔが経過し、入力電圧Ｖinが復旧する
と、前記ＩＣ回路４はフォトカプラをオフとするが、こ
のとき、ＭＯＳ−ＦＥＴＱ2 のゲートの電位は、ゲート
コンデンサＣ3 の充電電位が定格電位に至るまでＭＯＳ
−ＦＥＴＱ2 を動作させるまでの電位に達しないため、
この状態のときはＭＯＳ−ＦＥＴＱ2 に並列に接続した
抑制抵抗Ｒ1 により抑制された入力電流により入力平滑
コンデンサＣ1 が充電される。図２の最下欄に入力電流
の波形を示す。
と、前記ＩＣ回路４はフォトカプラをオフとするが、こ
のとき、ＭＯＳ−ＦＥＴＱ2 のゲートの電位は、ゲート
コンデンサＣ3 の充電電位が定格電位に至るまでＭＯＳ
−ＦＥＴＱ2 を動作させるまでの電位に達しないため、
この状態のときはＭＯＳ−ＦＥＴＱ2 に並列に接続した
抑制抵抗Ｒ1 により抑制された入力電流により入力平滑
コンデンサＣ1 が充電される。図２の最下欄に入力電流
の波形を示す。
【００２８】一方、ゲートコンデンサＣ3 は帰還巻線Ｎ
3 からダイオードＤ1 、帰還抵抗Ｒ3 を介して供給され
る電圧により充電され、徐々に充電電位が上昇する。
3 からダイオードＤ1 、帰還抵抗Ｒ3 を介して供給され
る電圧により充電され、徐々に充電電位が上昇する。
【００２９】前記ＭＯＳ−ＦＥＴＱ2 は、そのゲートに
対する供給電圧のレベルが低い状態ではリーク電流特性
となる。即ち、このときゲート、ソース間の電圧波形は
図２に示す所定の遅延時間ｔ1 経過後の符号αで示す時
点に至るまではリーク電流特性となる。
対する供給電圧のレベルが低い状態ではリーク電流特性
となる。即ち、このときゲート、ソース間の電圧波形は
図２に示す所定の遅延時間ｔ1 経過後の符号αで示す時
点に至るまではリーク電流特性となる。
【００３０】前記ＭＯＳ−ＦＥＴＱ2 のゲートに対する
供給電圧のレベルが定格レベルになると、前記ＭＯＳ−
ＦＥＴＱ2 はオン状態、即ち、ゲート、ソース間の電圧
波形はα点以降リニア特性となって定格電圧まで上昇す
る。ＭＯＳ−ＦＥＴＱ2 のゲート電流もα点以降リニア
特性となって定格電圧まで上昇する。
供給電圧のレベルが定格レベルになると、前記ＭＯＳ−
ＦＥＴＱ2 はオン状態、即ち、ゲート、ソース間の電圧
波形はα点以降リニア特性となって定格電圧まで上昇す
る。ＭＯＳ−ＦＥＴＱ2 のゲート電流もα点以降リニア
特性となって定格電圧まで上昇する。
【００３１】上述した遅延時間ｔ1 は、前記帰還抵抗Ｒ
1 、ゲートコンデンサＣ3 の抵抗値、容量値を選択する
ことで種々に変更可能である。
1 、ゲートコンデンサＣ3 の抵抗値、容量値を選択する
ことで種々に変更可能である。
【００３２】上述したような動作により、入力平滑コン
デンサＣ1 への入力電流、即ち、入力巻線への入力電流
の波形は、入力電圧Ｖinが瞬断した後復旧した時点で、
図２の最下欄に符号βで示すように抑制抵抗で抑制され
た電流となり、また、遅延時間ｔ1 経過後符号γで示す
ように前記ＭＯＳ−ＦＥＴＱ2 のリニア特性に従った電
流となり、この結果、入力電圧Ｖinが瞬断した後復旧し
た際の過大な突入電流を的確に抑制することが可能とな
る。また、前記帰還抵抗Ｒ1 、ゲートコンデンサＣ3 の
抵抗値、容量値を選択することで符号γで示す入力電流
のピーク値も任意に設定することが可能である。
デンサＣ1 への入力電流、即ち、入力巻線への入力電流
の波形は、入力電圧Ｖinが瞬断した後復旧した時点で、
図２の最下欄に符号βで示すように抑制抵抗で抑制され
た電流となり、また、遅延時間ｔ1 経過後符号γで示す
ように前記ＭＯＳ−ＦＥＴＱ2 のリニア特性に従った電
流となり、この結果、入力電圧Ｖinが瞬断した後復旧し
た際の過大な突入電流を的確に抑制することが可能とな
る。また、前記帰還抵抗Ｒ1 、ゲートコンデンサＣ3 の
抵抗値、容量値を選択することで符号γで示す入力電流
のピーク値も任意に設定することが可能である。
【００３３】尚、上述した実施例では、ＭＯＳ−ＦＥＴ
を用いた場合について説明したが、この他、リーク電流
特性、リニア特性を有する他のトランジスタを用いても
本発明は実施可能である。
を用いた場合について説明したが、この他、リーク電流
特性、リニア特性を有する他のトランジスタを用いても
本発明は実施可能である。
【００３４】また、ゲートを制御するフォトカプラにつ
いても、電気的に入出力が絶縁され、かつ、同等以上の
速度でオン、オフ制御可能な素子を用いても実施可能で
ある。
いても、電気的に入出力が絶縁され、かつ、同等以上の
速度でオン、オフ制御可能な素子を用いても実施可能で
ある。
【００３５】
【発明の効果】請求項１記載の発明によれば、ＦＥＴ、
入力電圧検出制御回路、電流抑制回路及び遅延駆動回路
の動作で、入力電圧復旧時の前記トランスに対する大き
な突入電流を的確に防止することができる突入電流防止
回路を提供することができる。
入力電圧検出制御回路、電流抑制回路及び遅延駆動回路
の動作で、入力電圧復旧時の前記トランスに対する大き
な突入電流を的確に防止することができる突入電流防止
回路を提供することができる。
【００３６】請求項２記載の発明によれば、ＦＥＴ、入
力電圧検出制御回路、抑制抵抗、帰還抵抗及びコンデン
サの動作で、入力電圧復旧時の前記トランスに対する大
きな突入電流を的確に防止することができる突入電流防
止回路を提供することができる。
力電圧検出制御回路、抑制抵抗、帰還抵抗及びコンデン
サの動作で、入力電圧復旧時の前記トランスに対する大
きな突入電流を的確に防止することができる突入電流防
止回路を提供することができる。
【００３７】請求項３記載の発明によれば、簡略な構成
で入力電圧の遮断を的確に検出してＦＥＴを用いた突入
電防止回路を動作させることができる。
で入力電圧の遮断を的確に検出してＦＥＴを用いた突入
電防止回路を動作させることができる。
【図１】本発明の実施の形態の突入電流防止回路を示す
回路図である。
回路図である。
【図２】本発明の実施の形態の突入電流防止回路の各部
の波形図である。
の波形図である。
【図３】従来の突入電流防止回路を示す回路図である。
【図４】従来の突入電流防止回路の各部の波形図であ
る。
る。
１ 電源 ２ 電源スイッチ ３ ＰＷＭ制御部 ４ ＩＣ回路 １０ 電圧検出制御回路 Ｑ1 スイッチングトランジスタ Ｑ2 ＭＯＳ−ＦＥＴ Ｔ トランス Ｎ1 入力巻線 Ｎ3 帰還巻線 Ｒ1 抑制抵抗 Ｒ3 帰還抵抗 Ｃ1 入力平滑コンデンサ Ｃ3 ゲートコンデンサ
Claims (3)
- 【請求項１】 一次側に入力巻線と、帰還巻線とを有す
るトランスを備えるとともに、前記入力巻線へ供給され
る電源からの入力電圧をスイッチング制御部によりスイ
ッチング制御して前記トランスの出力巻線側に所定の交
流電力を誘起する電源回路に用いられる突入電流防止回
路において、 前記電源の陽極側とトランスの入力巻線との間に接続し
たＦＥＴと、 前記電源からの入力電圧を検出して、入力電圧の遮断に
より前記ＦＥＴをオフさせる入力電圧検出制御回路と、 前記ＦＥＴがオフした後、入力電圧が復旧したとき、抑
制された電流を前記トランスの入力巻線に供給する電流
抑制回路と、 前記ＦＥＴがオフした後、入力電圧が復旧したとき、こ
のＦＥＴを所定の遅延時間をもってオンさせる遅延駆動
回路と、 を有することを特徴とする突入電流防止回路。 - 【請求項２】 一次側に入力巻線と、帰還巻線とを有す
るトランスを備えるとともに、前記入力巻線へ供給され
る電源からの入力電圧をスイッチング制御部によりスイ
ッチング制御して前記トランスの出力巻線側に所定の交
流電力を誘起する電源回路に用いられる突入電流防止回
路において、 前記電源の陽極側と入力巻線との間にドレイン、ゲート
を接続したＦＥＴと、前記帰還巻線とＦＥＴのゲートと
の間に接続された帰還抵抗と、 前記電源からの入力電圧を検出して、入力電圧の遮断に
より前記ＦＥＴをオフさせる入力電圧検出制御回路と、 前記ＦＥＴのドレイン、ゲート間に並列接続した抑制抵
抗と、前記ＦＥＴのゲートと前記電源の負極との間に接
続されたゲートコンデンサとを有し、 前記入力電圧検出制御回路が入力電圧の遮断により前記
ＦＥＴをオフさせた後入力電圧が復旧したとき、前記Ｆ
ＥＴがオンするまで前記抑制抵抗を介して抑制された入
力電流を前記トランスの入力巻線に供給するとともに、
前記トランスの帰還巻線に接続した帰還抵抗を介して前
記ゲートコンデンサを充電して前記帰還抵抗とゲートコ
ンデンサで定まる時定数だけ遅延させて前記ＦＥＴをオ
ンさせることを特徴とする突入電流防止回路。 - 【請求項３】 前記入力電圧検出制御回路は、前記電源
からの入力電圧を検出するＩＣ回路と、このＩＣ回路が
入力電圧の遮断を検出したとき動作して前記ＦＥＴのゲ
−ト、ソース間を短絡するフォトカプラトランジスタか
らなることを特徴とする請求項２記載の突入電流防止回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161848A JP2908758B2 (ja) | 1996-06-21 | 1996-06-21 | 突入電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161848A JP2908758B2 (ja) | 1996-06-21 | 1996-06-21 | 突入電流防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1014246A true JPH1014246A (ja) | 1998-01-16 |
| JP2908758B2 JP2908758B2 (ja) | 1999-06-21 |
Family
ID=15743100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8161848A Expired - Fee Related JP2908758B2 (ja) | 1996-06-21 | 1996-06-21 | 突入電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908758B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001026205A1 (en) * | 1999-10-05 | 2001-04-12 | Abb Ab | Device for energizing a voltage-source converter |
| CN103023293A (zh) * | 2012-09-07 | 2013-04-03 | 苏州达方电子有限公司 | 一种转换器的突波电流抑制电路及其操作方法 |
| JP2020065420A (ja) * | 2018-10-19 | 2020-04-23 | 新電元工業株式会社 | 電源装置、及び突入電流防止回路 |
| CN116826683A (zh) * | 2023-08-28 | 2023-09-29 | 陕西中科天地航空模块有限公司 | 一种机载浪涌电压箝位电路 |
-
1996
- 1996-06-21 JP JP8161848A patent/JP2908758B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001026205A1 (en) * | 1999-10-05 | 2001-04-12 | Abb Ab | Device for energizing a voltage-source converter |
| US6337802B1 (en) | 1999-10-05 | 2002-01-08 | Abb Ab | Device for energizing a voltage-source converter |
| JP2003511998A (ja) * | 1999-10-05 | 2003-03-25 | エービービー アクチボラゲット | 電圧源コンバータの付勢装置 |
| CN103023293A (zh) * | 2012-09-07 | 2013-04-03 | 苏州达方电子有限公司 | 一种转换器的突波电流抑制电路及其操作方法 |
| JP2020065420A (ja) * | 2018-10-19 | 2020-04-23 | 新電元工業株式会社 | 電源装置、及び突入電流防止回路 |
| CN116826683A (zh) * | 2023-08-28 | 2023-09-29 | 陕西中科天地航空模块有限公司 | 一种机载浪涌电压箝位电路 |
| CN116826683B (zh) * | 2023-08-28 | 2023-12-22 | 陕西中科天地航空模块有限公司 | 一种机载浪涌电压箝位电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908758B2 (ja) | 1999-06-21 |
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