JP3204450B2 - アドレスデコード回路及びアドレスデコード方法 - Google Patents
アドレスデコード回路及びアドレスデコード方法Info
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- 230000002093 peripheral effect Effects 0.000 claims description 33
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- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Description
【０００１】
【発明の属する技術分野】本発明はアドレスデコード回
路及びアドレスデコード方法に関し、特に、アドレス判
別を行い、周辺マクロを選択するアドレスデコード回路
及びアドレスデコード方法に関する。
路及びアドレスデコード方法に関し、特に、アドレス判
別を行い、周辺マクロを選択するアドレスデコード回路
及びアドレスデコード方法に関する。
【０００２】
【従来の技術】通常、周辺マクロは多種類の製品に搭載
されるが、周辺マクロの実使用アドレスは同一であると
は限らない。このため、実使用アドレスを判別したうえ
で、周辺マクロを選択することが必要となる。図５は、
実使用アドレスを用いて、周辺マクロを選択する従来の
アドレスデコード回路の一例を示すブロック図である。
従来、周辺マクロをチップに搭載する場合には、図５に
示すように、アドレス信号１を実使用アドレスデコーダ
２に送信し、実使用アドレスデコーダ２のみでアドレス
の判別を行い、その判別結果に基づいて、周辺マクロ８
の選択が行われていた。
されるが、周辺マクロの実使用アドレスは同一であると
は限らない。このため、実使用アドレスを判別したうえ
で、周辺マクロを選択することが必要となる。図５は、
実使用アドレスを用いて、周辺マクロを選択する従来の
アドレスデコード回路の一例を示すブロック図である。
従来、周辺マクロをチップに搭載する場合には、図５に
示すように、アドレス信号１を実使用アドレスデコーダ
２に送信し、実使用アドレスデコーダ２のみでアドレス
の判別を行い、その判別結果に基づいて、周辺マクロ８
の選択が行われていた。
【０００３】
【発明が解決しようとする課題】通常、周辺マクロのテ
ストを行う場合には、テストモード用のテストベクタを
設計し、そのテストベクタを用いてテストが行われる。
従来は、テストモード時においても、実使用時において
も、同一のアドレスデコーダが使用されていた。このた
め、製品ごとの実使用アドレスが変更になるたびに、テ
ストベクタを再設計する作業が必要になるという問題点
を有していた。
ストを行う場合には、テストモード用のテストベクタを
設計し、そのテストベクタを用いてテストが行われる。
従来は、テストモード時においても、実使用時において
も、同一のアドレスデコーダが使用されていた。このた
め、製品ごとの実使用アドレスが変更になるたびに、テ
ストベクタを再設計する作業が必要になるという問題点
を有していた。
【０００４】図５に示した従来のアドレスデコード回路
の他に、特開昭６１−１５６７４６号公報及び特開平４
−６８５５４号公報もアドレスデコード回路を開示して
いるが、これらのアドレスデコード回路においても、実
使用アドレスの変更のたびにテストベクタを再構築しな
ければならないという問題が解決されていない。また、
特開昭６３−１１６２４２号公報は、複数の機能ブロッ
クが直列に接続されてなるデータ処理装置であって、機
能ブロック選択信号に応じて機能ブロックを選択するデ
ータ処理装置を提案している。しかしながら、このデー
タ処理装置においても、１個のアドレスデコーダのみで
アドレスの判別を行っているため、実使用アドレスの変
更のたびにテストベクタを再構築しなければならないと
いう問題が依然として存在している。
の他に、特開昭６１−１５６７４６号公報及び特開平４
−６８５５４号公報もアドレスデコード回路を開示して
いるが、これらのアドレスデコード回路においても、実
使用アドレスの変更のたびにテストベクタを再構築しな
ければならないという問題が解決されていない。また、
特開昭６３−１１６２４２号公報は、複数の機能ブロッ
クが直列に接続されてなるデータ処理装置であって、機
能ブロック選択信号に応じて機能ブロックを選択するデ
ータ処理装置を提案している。しかしながら、このデー
タ処理装置においても、１個のアドレスデコーダのみで
アドレスの判別を行っているため、実使用アドレスの変
更のたびにテストベクタを再構築しなければならないと
いう問題が依然として存在している。
【０００５】また、特開平８−８６８３６号公報は、所
定の機能を実行する第一及び第二の回路ブロックと、こ
れらの回路ブロック間に設けられ、第一の回路ブロック
から出力データ信号を受ける第一の入力と、テスト動作
時に外部から与えられるテストデータ信号を受ける第二
の入力と、第二の回路ブロックの入力ノード及びテスト
データ出力端子にデータ信号を伝達する出力ノードと、
テストモード指示信号に応答して第二の入力に与えられ
たデータ信号を出力に伝達するセレクタと、を備える半
導体集積回路装置を開示している。
定の機能を実行する第一及び第二の回路ブロックと、こ
れらの回路ブロック間に設けられ、第一の回路ブロック
から出力データ信号を受ける第一の入力と、テスト動作
時に外部から与えられるテストデータ信号を受ける第二
の入力と、第二の回路ブロックの入力ノード及びテスト
データ出力端子にデータ信号を伝達する出力ノードと、
テストモード指示信号に応答して第二の入力に与えられ
たデータ信号を出力に伝達するセレクタと、を備える半
導体集積回路装置を開示している。
【０００６】この半導体集積回路装置においては、実使
用アドレスが変更されても、テストベクタを変更する必
要性はないが、複数個のセレクタを必要とするので、装
置全体の複雑性が増し、かつ、装置全体の小型化を図る
ことができないという新たな問題が生じている。また、
特開平２−１５４１７７号公報は、複数個の異なった機
能ブロックを有する単一のチップにテストを行うための
モジュールのテスト構造を提案している。このテスト構
造においては、テスト時に、テスト対象の機能ブロック
を選択し、その中にあるテストインターフェイス論理手
段にテストモードの設定を行う。それに対応して、バス
インターフェイスユニットに、チップ上の双方向性デー
タバスをビット単位で入力／出力に設定させる。これに
よって、異なる機能ブロックをテストするたびにバスイ
ンターフェイスユニットを再設計する必要がなくなると
いうものである。
用アドレスが変更されても、テストベクタを変更する必
要性はないが、複数個のセレクタを必要とするので、装
置全体の複雑性が増し、かつ、装置全体の小型化を図る
ことができないという新たな問題が生じている。また、
特開平２−１５４１７７号公報は、複数個の異なった機
能ブロックを有する単一のチップにテストを行うための
モジュールのテスト構造を提案している。このテスト構
造においては、テスト時に、テスト対象の機能ブロック
を選択し、その中にあるテストインターフェイス論理手
段にテストモードの設定を行う。それに対応して、バス
インターフェイスユニットに、チップ上の双方向性デー
タバスをビット単位で入力／出力に設定させる。これに
よって、異なる機能ブロックをテストするたびにバスイ
ンターフェイスユニットを再設計する必要がなくなると
いうものである。
【０００７】しかしながら、このテスト構造では、テス
ト毎に、テストインターフェイス論理手段にテストモー
ドの設定を行ったうえで、双方向性データバスを設定し
なければならず、実際にテストを行うためのステップが
冗長なものになっている。本発明は、このような従来の
アドレスデコーダのテストにおける問題点に鑑みてなさ
れたものであり、周辺マクロを他種類のチップに搭載す
る場合に、実使用アドレスが変更されても、共通のテス
トベクタを使用でき、もって、テストベクタの再設計の
必要性をなくすことができるとともに、複雑性の少ない
構造及び実行過程を有するアドレスデコード回路及びア
ドレスデコード方法を提供することを目的とする。
ト毎に、テストインターフェイス論理手段にテストモー
ドの設定を行ったうえで、双方向性データバスを設定し
なければならず、実際にテストを行うためのステップが
冗長なものになっている。本発明は、このような従来の
アドレスデコーダのテストにおける問題点に鑑みてなさ
れたものであり、周辺マクロを他種類のチップに搭載す
る場合に、実使用アドレスが変更されても、共通のテス
トベクタを使用でき、もって、テストベクタの再設計の
必要性をなくすことができるとともに、複雑性の少ない
構造及び実行過程を有するアドレスデコード回路及びア
ドレスデコード方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】かかる問題点を解決する
ため、本発明のうち、請求項１は、第一のアドレス信号
を受信し、該第一のアドレス信号を任意のアドレスと比
較し、両者が一致した場合にのみ第一の一致信号を発信
する第一のアドレスデコーダと、第一のアドレス信号を
受信し、該第一のアドレス信号を任意のアドレスと比較
し、両者が一致した場合にのみ第二の一致信号を発信す
る第二のアドレスデコーダと、選択信号を受信し、該選
択信号に応じて、第一の一致信号及び第二の一致信号の
うち何れか一方を選択し、選択した一致信号として第一
のアドレス選択信号を発信する選択装置と、第二のアド
レス信号を受信し、該第二のアドレス信号をデコード
し、第二のアドレス選択信号を発信する少なくとも１個
の第三のアドレスデコーダと、第一のアドレス選択信号
と第二のアドレス選択信号とをそれぞれ受信し、それら
を論理積し、その結果に応じて、複数の周辺マクロの何
れか一つを選択する複数個の論理積回路と、からなるア
ドレスデコード回路を提供する。
ため、本発明のうち、請求項１は、第一のアドレス信号
を受信し、該第一のアドレス信号を任意のアドレスと比
較し、両者が一致した場合にのみ第一の一致信号を発信
する第一のアドレスデコーダと、第一のアドレス信号を
受信し、該第一のアドレス信号を任意のアドレスと比較
し、両者が一致した場合にのみ第二の一致信号を発信す
る第二のアドレスデコーダと、選択信号を受信し、該選
択信号に応じて、第一の一致信号及び第二の一致信号の
うち何れか一方を選択し、選択した一致信号として第一
のアドレス選択信号を発信する選択装置と、第二のアド
レス信号を受信し、該第二のアドレス信号をデコード
し、第二のアドレス選択信号を発信する少なくとも１個
の第三のアドレスデコーダと、第一のアドレス選択信号
と第二のアドレス選択信号とをそれぞれ受信し、それら
を論理積し、その結果に応じて、複数の周辺マクロの何
れか一つを選択する複数個の論理積回路と、からなるア
ドレスデコード回路を提供する。
【０００９】請求項２に記載されているように、第三の
アドレスデコーダの個数は、周辺マクロが備えるレジス
タの個数と等しく設定することができる。また、請求項
３に記載されているように、第一のアドレスデコーダ
は、同一チップの所定のアドレス空間に対して実使用モ
ードにおけるアドレスをデコードする実使用アドレスデ
コーダとして、また、第二のアドレスデコーダは、アド
レス空間に対してテストモードにおけるアドレスをデコ
ードするテスト用アドレスデコーダとして構成すること
ができる。
アドレスデコーダの個数は、周辺マクロが備えるレジス
タの個数と等しく設定することができる。また、請求項
３に記載されているように、第一のアドレスデコーダ
は、同一チップの所定のアドレス空間に対して実使用モ
ードにおけるアドレスをデコードする実使用アドレスデ
コーダとして、また、第二のアドレスデコーダは、アド
レス空間に対してテストモードにおけるアドレスをデコ
ードするテスト用アドレスデコーダとして構成すること
ができる。
【００１０】請求項４に記載されているように、選択信
号としては、例えば、０と１との二つの値を有する二値
信号を用いることができる。
号としては、例えば、０と１との二つの値を有する二値
信号を用いることができる。
【００１１】請求項５は、第一のアドレスデコーダにお
いて、第一のアドレス信号を受信し、該第一のアドレス
信号を任意のアドレスと比較し、両者が一致した場合に
のみ第一の一致信号を発信する第一の過程と、第二のア
ドレスデコーダにおいて、第一のアドレス信号を受信
し、該第一のアドレス信号を任意のアドレスと比較し、
両者が一致した場合にのみ第二の一致信号を発信する第
二の過程と、選択信号を受信し、該選択信号に応じて、
第一の一致信号及び第二の一致信号のうち何れか一方を
選択し、選択した一致信号として第一のアドレス選択信
号を発信する第三の過程と、第三のアドレスデコーダに
おいて、第二のアドレス信号を受信し、該第二のアドレ
ス信号をデコードし、第二のアドレス選択信号を発信す
る第四の過程と、第一のアドレス選択信号と第二のアド
レス選択信号とを論理積する第五の過程と、論理積の結
果に応じて、複数の周辺マクロの何れか一つを選択する
第六の過程と、からなるアドレスデコード方法を提供す
る。
いて、第一のアドレス信号を受信し、該第一のアドレス
信号を任意のアドレスと比較し、両者が一致した場合に
のみ第一の一致信号を発信する第一の過程と、第二のア
ドレスデコーダにおいて、第一のアドレス信号を受信
し、該第一のアドレス信号を任意のアドレスと比較し、
両者が一致した場合にのみ第二の一致信号を発信する第
二の過程と、選択信号を受信し、該選択信号に応じて、
第一の一致信号及び第二の一致信号のうち何れか一方を
選択し、選択した一致信号として第一のアドレス選択信
号を発信する第三の過程と、第三のアドレスデコーダに
おいて、第二のアドレス信号を受信し、該第二のアドレ
ス信号をデコードし、第二のアドレス選択信号を発信す
る第四の過程と、第一のアドレス選択信号と第二のアド
レス選択信号とを論理積する第五の過程と、論理積の結
果に応じて、複数の周辺マクロの何れか一つを選択する
第六の過程と、からなるアドレスデコード方法を提供す
る。
【００１２】請求項６に記載されているように、第四の
過程は複数の第三のアドレスデコーダの各々において行
うことが可能である。
過程は複数の第三のアドレスデコーダの各々において行
うことが可能である。
【００１３】請求項７に記載されているように、複数の
第三のアドレスデコーダにおいて行われる第四の過程は
同時に行うことが好ましい。
第三のアドレスデコーダにおいて行われる第四の過程は
同時に行うことが好ましい。
【００１４】請求項８に記載されているように、第一の
過程と第二の過程とは同時に行われることが好ましい。
また、請求項９に記載されているように、第一の過程と
第二の過程と第四の過程とは同時に行われることが好ま
しい。
過程と第二の過程とは同時に行われることが好ましい。
また、請求項９に記載されているように、第一の過程と
第二の過程と第四の過程とは同時に行われることが好ま
しい。
【００１５】以上のように、本発明においては、実使用
アドレスデコーダ（第一のアドレスデコーダ）の他にテ
スト用アドレスデコーダ（第二のアドレスデコーダ）を
設け、周辺マクロをチップに搭載するときに、実使用ア
ドレスが変更された場合であっても、テスト用アドレス
デコーダを使用してテストベクタ（テストパタン）を作
成し、共用のテストベクタを流用できるようにしたもの
である。
アドレスデコーダ（第一のアドレスデコーダ）の他にテ
スト用アドレスデコーダ（第二のアドレスデコーダ）を
設け、周辺マクロをチップに搭載するときに、実使用ア
ドレスが変更された場合であっても、テスト用アドレス
デコーダを使用してテストベクタ（テストパタン）を作
成し、共用のテストベクタを流用できるようにしたもの
である。
【００１６】
【発明の実施の形態】図１は、本発明の第一の実施形態
に係るアドレスデコード回路のブロック図である。本実
施形態に係るアドレスデコード回路は、アドレスバス１
を介して、アドレス信号を受信し、アドレス信号を任意
のアドレスと比較し、両者が一致した場合にのみ第一の
一致信号４を発信する第一のアドレスデコーダとしての
実使用アドレスデコーダ２と、アドレスバス１を介し
て、アドレス信号を受信し、アドレス信号を任意のアド
レスと比較し、両者が一致した場合にのみ第二の一致信
号５を発信する第二のアドレスデコーダとしてのテスト
用アドレスデコーダ３と、第一及び第二の一致信号４、
５並びにテストモード信号を受信し、このテストモード
信号に応じて、第一及び第二の一致信号４、５の何れか
一方を選択し、選択した一致信号をアドレス選択信号７
として周辺マクロ８に送信する選択装置６と、を備えて
いる。
に係るアドレスデコード回路のブロック図である。本実
施形態に係るアドレスデコード回路は、アドレスバス１
を介して、アドレス信号を受信し、アドレス信号を任意
のアドレスと比較し、両者が一致した場合にのみ第一の
一致信号４を発信する第一のアドレスデコーダとしての
実使用アドレスデコーダ２と、アドレスバス１を介し
て、アドレス信号を受信し、アドレス信号を任意のアド
レスと比較し、両者が一致した場合にのみ第二の一致信
号５を発信する第二のアドレスデコーダとしてのテスト
用アドレスデコーダ３と、第一及び第二の一致信号４、
５並びにテストモード信号を受信し、このテストモード
信号に応じて、第一及び第二の一致信号４、５の何れか
一方を選択し、選択した一致信号をアドレス選択信号７
として周辺マクロ８に送信する選択装置６と、を備えて
いる。
【００１７】選択装置６に供給されるテストモード信号
は、０と１の二つの値を有する二値信号である。「１」
の値を有するテストモード信号はテストモードであるこ
とを表し、「０」の値を有するテストモード信号はテス
トモード以外のモードであることを表す。次に、図１に
示した本実施形態に係るアドレスデコード回路の動作を
説明する。
は、０と１の二つの値を有する二値信号である。「１」
の値を有するテストモード信号はテストモードであるこ
とを表し、「０」の値を有するテストモード信号はテス
トモード以外のモードであることを表す。次に、図１に
示した本実施形態に係るアドレスデコード回路の動作を
説明する。
【００１８】アドレスバス１を介して入力されたアドレ
ス信号は、実使用アドレスデコーダ２及びテスト用アド
レスデコーダ３において、それぞれ任意のアドレスと比
較される。実使用アドレスデコーダ２及びテスト用アド
レスデコーダ３は双方が一致した場合のみ、それぞれ第
一及び第二の一致信号４、５を発生する。選択装置６
は、テストモード信号が「０」のとき（テストモード時
以外）には一致信号４を、テストモード信号が「１」の
とき（テストモード時）には一致信号５を、それぞれア
ドレス選択信号７として周辺マクロ８に伝達し、そのア
ドレス選択信号７に応じて、周辺マクロ８を選択する。
ス信号は、実使用アドレスデコーダ２及びテスト用アド
レスデコーダ３において、それぞれ任意のアドレスと比
較される。実使用アドレスデコーダ２及びテスト用アド
レスデコーダ３は双方が一致した場合のみ、それぞれ第
一及び第二の一致信号４、５を発生する。選択装置６
は、テストモード信号が「０」のとき（テストモード時
以外）には一致信号４を、テストモード信号が「１」の
とき（テストモード時）には一致信号５を、それぞれア
ドレス選択信号７として周辺マクロ８に伝達し、そのア
ドレス選択信号７に応じて、周辺マクロ８を選択する。
【００１９】このように、本実施形態に係るアドレスデ
コード回路によれば、テストモード時には、テストモー
ド信号によって、周辺マクロに固有のテスト用アドレス
デコーダ３のデコード結果を選択し、テストモード以外
の実使用モード時には、製品によって異なる実使用アド
レスデコーダ２の出力を選択する。これにより、実使用
アドレスがいかに変更されても、テストモード時には、
統一されたアドレスでこの周辺マクロ８にアクセスする
ことができる。
コード回路によれば、テストモード時には、テストモー
ド信号によって、周辺マクロに固有のテスト用アドレス
デコーダ３のデコード結果を選択し、テストモード以外
の実使用モード時には、製品によって異なる実使用アド
レスデコーダ２の出力を選択する。これにより、実使用
アドレスがいかに変更されても、テストモード時には、
統一されたアドレスでこの周辺マクロ８にアクセスする
ことができる。
【００２０】図２は、本発明の第二の実施形態に係るア
ドレスデコード方法の実施の過程を示すフローチャート
である。先ず、ステップ２０に示すように、第一のアド
レスデコーダとしての実使用アドレスデコーダ２におい
て、アドレス信号を受信する。次いで、ステップ２２に
示すように、実使用アドレスデコーダ２は、このアドレ
ス信号が任意のアドレスと一致しているかどうかを比較
する。一致していなければ、比較は終了し、次のアドレ
ス信号の受信を待つ。一致していれば、ステップ２４に
示すように、第一の一致信号４を発信する。
ドレスデコード方法の実施の過程を示すフローチャート
である。先ず、ステップ２０に示すように、第一のアド
レスデコーダとしての実使用アドレスデコーダ２におい
て、アドレス信号を受信する。次いで、ステップ２２に
示すように、実使用アドレスデコーダ２は、このアドレ
ス信号が任意のアドレスと一致しているかどうかを比較
する。一致していなければ、比較は終了し、次のアドレ
ス信号の受信を待つ。一致していれば、ステップ２４に
示すように、第一の一致信号４を発信する。
【００２１】第二のアドレスデコーダとしてのテスト用
アドレスデコーダ３においても同様の過程が実施され
る。すなわち、テスト用アドレスデコーダ３は、アドレ
ス信号を受信した後（ステップ２６）、そのアドレス信
号が任意のアドレスと一致しているかどうかを比較する
（ステップ２８）。一致していなければ、比較は終了
し、次のアドレス信号の受信を待つ。一致していれば、
第二の一致信号５を発信する（ステップ３０）。
アドレスデコーダ３においても同様の過程が実施され
る。すなわち、テスト用アドレスデコーダ３は、アドレ
ス信号を受信した後（ステップ２６）、そのアドレス信
号が任意のアドレスと一致しているかどうかを比較する
（ステップ２８）。一致していなければ、比較は終了
し、次のアドレス信号の受信を待つ。一致していれば、
第二の一致信号５を発信する（ステップ３０）。
【００２２】実使用アドレスデコーダ２において実施さ
れるステップ１０乃至１４のグループとテスト用アドレ
スデコーダ３において実施されるステップ１６乃至２０
のグループは同時に行ってもよく、あるいは、一方が終
了した後に、他方を行ってもよい。この場合も、どちら
を先に実施してもよい。次いで、選択装置６は二つの一
致信号４、５を受信した後、０と１の二値を有するテス
トモード信号を受信する（ステップ３２）。選択装置６
は、テストモード信号が「０」であるときは第一の一致
信号４を選択し、一方、テストモード信号が「１」であ
るときは第二の一致信号５を選択し（ステップ３４）、
選択した一致信号をアドレス選択信号７として周辺マク
ロ８に伝達する。このアドレス選択信号７に応じて、周
辺マクロ８が選択される（ステップ３６）。
れるステップ１０乃至１４のグループとテスト用アドレ
スデコーダ３において実施されるステップ１６乃至２０
のグループは同時に行ってもよく、あるいは、一方が終
了した後に、他方を行ってもよい。この場合も、どちら
を先に実施してもよい。次いで、選択装置６は二つの一
致信号４、５を受信した後、０と１の二値を有するテス
トモード信号を受信する（ステップ３２）。選択装置６
は、テストモード信号が「０」であるときは第一の一致
信号４を選択し、一方、テストモード信号が「１」であ
るときは第二の一致信号５を選択し（ステップ３４）、
選択した一致信号をアドレス選択信号７として周辺マク
ロ８に伝達する。このアドレス選択信号７に応じて、周
辺マクロ８が選択される（ステップ３６）。
【００２３】図３は、本発明の第三の実施形態に係るア
ドレスデコード回路のブロック図である。本実施形態に
おいては、周辺マクロが複数のレジスタを備えた場合を
考える。この場合、上述の第一の実施形態に係るアドレ
スデコード回路をレジスタの個数分だけ設けてもよい
が、それでは回路が大型化してしまい、かつ、効率的で
はない。このため、本実施形態に係るアドレスデコード
回路は以下のように構成されている。
ドレスデコード回路のブロック図である。本実施形態に
おいては、周辺マクロが複数のレジスタを備えた場合を
考える。この場合、上述の第一の実施形態に係るアドレ
スデコード回路をレジスタの個数分だけ設けてもよい
が、それでは回路が大型化してしまい、かつ、効率的で
はない。このため、本実施形態に係るアドレスデコード
回路は以下のように構成されている。
【００２４】本実施形態においては、第一の実施形態と
は異なり、アドレス信号は上位アドレス信号と下位アド
レス信号とに分かれてデコードされている。本実施形態
に係るアドレスデコード回路は、アドレスバス１−１を
介して、第一のアドレス信号としての上位アドレス信号
を受信し、アドレス信号を任意のアドレスと比較し、両
者が一致した場合にのみ第一の一致信号４を発信する第
一のアドレスデコーダとしての実使用アドレスデコーダ
２と、アドレスバス１−１を介して、第一のアドレス信
号としての上位アドレス信号を受信し、アドレス信号を
任意のアドレスと比較し、両者が一致した場合にのみ第
二の一致信号５を発信する第二のアドレスデコーダとし
てのテスト用アドレスデコーダ３と、第一及び第二の一
致信号４、５並びにテストモード信号を受信し、このテ
ストモード信号に応じて、第一及び第二の一致信号４、
５の何れか一方を選択し、選択した一致信号を上位アド
レス選択信号７−１として周辺マクロ８に送信する選択
装置６と、複数個の第三アドレスデコーダ９−１乃至９
−ｎと、複数個の論理積回路（アンド回路）１１−１乃
至１１−ｎと、を備えている。
は異なり、アドレス信号は上位アドレス信号と下位アド
レス信号とに分かれてデコードされている。本実施形態
に係るアドレスデコード回路は、アドレスバス１−１を
介して、第一のアドレス信号としての上位アドレス信号
を受信し、アドレス信号を任意のアドレスと比較し、両
者が一致した場合にのみ第一の一致信号４を発信する第
一のアドレスデコーダとしての実使用アドレスデコーダ
２と、アドレスバス１−１を介して、第一のアドレス信
号としての上位アドレス信号を受信し、アドレス信号を
任意のアドレスと比較し、両者が一致した場合にのみ第
二の一致信号５を発信する第二のアドレスデコーダとし
てのテスト用アドレスデコーダ３と、第一及び第二の一
致信号４、５並びにテストモード信号を受信し、このテ
ストモード信号に応じて、第一及び第二の一致信号４、
５の何れか一方を選択し、選択した一致信号を上位アド
レス選択信号７−１として周辺マクロ８に送信する選択
装置６と、複数個の第三アドレスデコーダ９−１乃至９
−ｎと、複数個の論理積回路（アンド回路）１１−１乃
至１１−ｎと、を備えている。
【００２５】選択装置６に供給されるテストモード信号
は、０と１の二つの値を有する二値信号である。「１」
の値を有するテストモード信号はテストモードであるこ
とを表し、「０」の値を有するテストモード信号はテス
トモード以外のモードであることを表す。第三アドレス
デコーダ９−１乃至９−ｎの各々は、アドレスバス１−
２を介して、第二のアドレス信号としての下位アドレス
信号を受信し、この下位アドレス信号をデコードし、下
位アドレス選択信号１０−１乃至１０−ｎを発信する。
は、０と１の二つの値を有する二値信号である。「１」
の値を有するテストモード信号はテストモードであるこ
とを表し、「０」の値を有するテストモード信号はテス
トモード以外のモードであることを表す。第三アドレス
デコーダ９−１乃至９−ｎの各々は、アドレスバス１−
２を介して、第二のアドレス信号としての下位アドレス
信号を受信し、この下位アドレス信号をデコードし、下
位アドレス選択信号１０−１乃至１０−ｎを発信する。
【００２６】第三アドレスデコーダ９−１乃至９−ｎの
個数ｎ及び論理積回路１１−１乃至１１−ｎの個数ｎは
周辺マクロ８が備えるレジスタの個数に等しい。上位ア
ドレス選択信号７−１と下位アドレス選択信号１０−１
乃至１０−ｎの一つとは、それらに対応する論理積回路
１１−１乃至１１−ｎに入力される。例えば、上位アド
レス選択信号７−１と下位アドレス選択信号１０−１と
は、それらに対応する論理積回路１１−１に入力され
る。
個数ｎ及び論理積回路１１−１乃至１１−ｎの個数ｎは
周辺マクロ８が備えるレジスタの個数に等しい。上位ア
ドレス選択信号７−１と下位アドレス選択信号１０−１
乃至１０−ｎの一つとは、それらに対応する論理積回路
１１−１乃至１１−ｎに入力される。例えば、上位アド
レス選択信号７−１と下位アドレス選択信号１０−１と
は、それらに対応する論理積回路１１−１に入力され
る。
【００２７】次に、図３に示した本実施形態に係るアド
レスデコード回路の動作を説明する。アドレスバス１−
１を介して入力された上位アドレス信号は、実使用アド
レスデコーダ２及びテスト用アドレスデコーダ３におい
て、それぞれ任意のアドレスと比較される。実使用アド
レスデコーダ２及びテスト用アドレスデコーダ３は双方
が一致した場合のみ、それぞれ第一及び第二の一致信号
４、５を発生する。
レスデコード回路の動作を説明する。アドレスバス１−
１を介して入力された上位アドレス信号は、実使用アド
レスデコーダ２及びテスト用アドレスデコーダ３におい
て、それぞれ任意のアドレスと比較される。実使用アド
レスデコーダ２及びテスト用アドレスデコーダ３は双方
が一致した場合のみ、それぞれ第一及び第二の一致信号
４、５を発生する。
【００２８】選択装置６は、テストモード信号が「０」
のとき（テストモード時以外）には一致信号４を、テス
トモード信号が「１」のとき（テストモード時）には一
致信号５を、それぞれ上位アドレス選択信号７−１とし
て、論理積回路１１−１乃至１１−ｎの各々に伝達す
る。アドレスバス１−２を介して第三アドレスデコーダ
９−１乃至９−ｎに入力された下位アドレス信号は、第
三アドレスデコーダ９−１乃至９−ｎの各々においてデ
コードされ、下位アドレス選択信号１０−１乃至１０−
ｎとして、対応する論理積回路１１−１乃至１１−ｎの
各々に伝達される。
のとき（テストモード時以外）には一致信号４を、テス
トモード信号が「１」のとき（テストモード時）には一
致信号５を、それぞれ上位アドレス選択信号７−１とし
て、論理積回路１１−１乃至１１−ｎの各々に伝達す
る。アドレスバス１−２を介して第三アドレスデコーダ
９−１乃至９−ｎに入力された下位アドレス信号は、第
三アドレスデコーダ９−１乃至９−ｎの各々においてデ
コードされ、下位アドレス選択信号１０−１乃至１０−
ｎとして、対応する論理積回路１１−１乃至１１−ｎの
各々に伝達される。
【００２９】各論理積回路１１−１乃至１１−ｎは、入
力された上位アドレス選択信号７−１及び各下位アドレ
ス選択信号１０−１乃至１０−ｎを論理積し、それぞれ
アドレス選択信号１２−１乃至１２−ｎとして周辺マク
ロ８に伝達し、周辺マクロ８内のレジスタを選択する。
このように、本実施形態によれば、上位アドレス信号の
デコード結果のみを実使用アドレス２とテスト用アドレ
ス３とで切り替えることにより、第一の実施形態に係る
アドレスデコード回路と同様の効果が得られる上に、１
つのテスト用アドレスデコーダ３と選択装置６とを追加
することにより、周辺マクロ８内の複数のレジスタにア
クセスすることができるという新たな効果をも得ること
ができる。
力された上位アドレス選択信号７−１及び各下位アドレ
ス選択信号１０−１乃至１０−ｎを論理積し、それぞれ
アドレス選択信号１２−１乃至１２−ｎとして周辺マク
ロ８に伝達し、周辺マクロ８内のレジスタを選択する。
このように、本実施形態によれば、上位アドレス信号の
デコード結果のみを実使用アドレス２とテスト用アドレ
ス３とで切り替えることにより、第一の実施形態に係る
アドレスデコード回路と同様の効果が得られる上に、１
つのテスト用アドレスデコーダ３と選択装置６とを追加
することにより、周辺マクロ８内の複数のレジスタにア
クセスすることができるという新たな効果をも得ること
ができる。
【００３０】図４は、本発明の第四の実施形態に係るア
ドレスデコード方法の実施の過程を示すフローチャート
である。先ず、ステップ４０に示すように、実使用アド
レスデコーダ２において、上位アドレス信号を受信す
る。次いで、ステップ４２に示すように、実使用アドレ
スデコーダ２は、この上位アドレス信号が任意のアドレ
スと一致しているかどうかを比較する。一致していなけ
れば、比較は終了し、次の上位アドレス信号の受信を待
つ。一致していれば、ステップ４４に示すように、第一
の一致信号４を発信する。
ドレスデコード方法の実施の過程を示すフローチャート
である。先ず、ステップ４０に示すように、実使用アド
レスデコーダ２において、上位アドレス信号を受信す
る。次いで、ステップ４２に示すように、実使用アドレ
スデコーダ２は、この上位アドレス信号が任意のアドレ
スと一致しているかどうかを比較する。一致していなけ
れば、比較は終了し、次の上位アドレス信号の受信を待
つ。一致していれば、ステップ４４に示すように、第一
の一致信号４を発信する。
【００３１】テスト用アドレスデコーダ３においても同
様の過程が実施される。すなわち、テスト用アドレスデ
コーダ３は、実使用アドレスデコーダ２と同じく上位ア
ドレス信号を受信した後（ステップ４６）、その上位ア
ドレス信号が任意のアドレスと一致しているかどうかを
比較する（ステップ４８）。一致していなければ、比較
は終了し、次の上位アドレス信号の受信を待つ。一致し
ていれば、第二の一致信号５を発信する（ステップ５
０）。
様の過程が実施される。すなわち、テスト用アドレスデ
コーダ３は、実使用アドレスデコーダ２と同じく上位ア
ドレス信号を受信した後（ステップ４６）、その上位ア
ドレス信号が任意のアドレスと一致しているかどうかを
比較する（ステップ４８）。一致していなければ、比較
は終了し、次の上位アドレス信号の受信を待つ。一致し
ていれば、第二の一致信号５を発信する（ステップ５
０）。
【００３２】次いで、選択装置６は二つの一致信号４、
５を受信した後、０と１の二値を有するテストモード信
号を受信する（ステップ５２）。選択装置６は、テスト
モード信号が「０」であるときは第一の一致信号４を選
択し、一方、テストモード信号が「１」であるときは第
二の一致信号５を選択し（ステップ５４）、選択した一
致信号を上位アドレス選択信号７−１として各論理積回
路１１−１乃至１１−ｎに伝達する（ステップ６０）。
５を受信した後、０と１の二値を有するテストモード信
号を受信する（ステップ５２）。選択装置６は、テスト
モード信号が「０」であるときは第一の一致信号４を選
択し、一方、テストモード信号が「１」であるときは第
二の一致信号５を選択し（ステップ５４）、選択した一
致信号を上位アドレス選択信号７−１として各論理積回
路１１−１乃至１１−ｎに伝達する（ステップ６０）。
【００３３】第三アドレスデコーダ９−１乃至９−ｎの
各々は下位アドレス信号を受信し（ステップ５６）、そ
の下位アドレス信号をデコードし、デコードした下位ア
ドレス信号を下位アドレス選択信号１０−１乃至１０−
ｎとして各論理積回路１１−１乃至１１−ｎに伝達する
（ステップ６０）。各論理積回路１１−１乃至１１−ｎ
は上位アドレス選択信号７−１と各下位アドレス選択信
号１０−１乃至１０−ｎとを論理積し（ステップ６
２）、その論理積の結果をアドレス選択信号１２−１乃
至１２−ｎとして周辺マクロ８に伝達し、周辺マクロ８
が備えている複数のレジスタの中の一つを選択する（ス
テップ６４）。
各々は下位アドレス信号を受信し（ステップ５６）、そ
の下位アドレス信号をデコードし、デコードした下位ア
ドレス信号を下位アドレス選択信号１０−１乃至１０−
ｎとして各論理積回路１１−１乃至１１−ｎに伝達する
（ステップ６０）。各論理積回路１１−１乃至１１−ｎ
は上位アドレス選択信号７−１と各下位アドレス選択信
号１０−１乃至１０−ｎとを論理積し（ステップ６
２）、その論理積の結果をアドレス選択信号１２−１乃
至１２−ｎとして周辺マクロ８に伝達し、周辺マクロ８
が備えている複数のレジスタの中の一つを選択する（ス
テップ６４）。
【００３４】なお、実使用アドレスデコーダ２において
実施されるステップ４０乃至４４のグループ、テスト用
アドレスデコーダ３において実施されるステップ４６乃
至５０のグループ及び第三アドレスデコーダ９−１乃至
９−ｎにおいて実施されるステップ５６−５８のグルー
プは３つのグループを全て同時に行ってもよく、また
は、何れか２つのグループを同時に行ってもよい。ある
いは、３つのグループを別々に行ってもよく、この場
合、グループ毎の実施の順番は任意である。
実施されるステップ４０乃至４４のグループ、テスト用
アドレスデコーダ３において実施されるステップ４６乃
至５０のグループ及び第三アドレスデコーダ９−１乃至
９−ｎにおいて実施されるステップ５６−５８のグルー
プは３つのグループを全て同時に行ってもよく、また
は、何れか２つのグループを同時に行ってもよい。ある
いは、３つのグループを別々に行ってもよく、この場
合、グループ毎の実施の順番は任意である。
【００３５】
【発明の効果】以上のように、本発明に係るアドレスデ
コード回路及びアドレスデコード方法によれば、テスト
モード時には、テストモード信号によって、独立したテ
スト用アドレス（これは周辺マクロに固有である）のデ
コード結果を選択している。このため、周辺マクロを多
種のチップに搭載する場合に、実使用アドレスが変更に
なっても共用のテストベクタを流用することができる。
これにより、テストベクタの再設計の工数を低減するこ
とができる。
コード回路及びアドレスデコード方法によれば、テスト
モード時には、テストモード信号によって、独立したテ
スト用アドレス（これは周辺マクロに固有である）のデ
コード結果を選択している。このため、周辺マクロを多
種のチップに搭載する場合に、実使用アドレスが変更に
なっても共用のテストベクタを流用することができる。
これにより、テストベクタの再設計の工数を低減するこ
とができる。
【図１】本発明の第一の実施形態に係るアドレスデコー
ド回路のブロック図である。
ド回路のブロック図である。
【図２】本発明の第二の実施形態に係るアドレスデコー
ド方法のフローチャートである。
ド方法のフローチャートである。
【図３】本発明の第三の実施形態に係るアドレスデコー
ド回路のブロック図である。
ド回路のブロック図である。
【図４】本発明の第四の実施形態に係るアドレスデコー
ド方法のフローチャートである。
ド方法のフローチャートである。
【図５】従来のアドレスデコード回路のブロック図であ
る。
る。
１ アドレスバス ２ 実使用アドレスデコーダ ３ テスト用アドレスデコーダ ４ 第一の一致信号 ５ 第二の一致信号 ６ 選択装置 ７ アドレス選択信号 ８ 周辺マクロ １−１ アドレスバス １−２ アドレスバス ７−１ 上位アドレス選択信号 ９−１乃至９−ｎ 第三アドレスデコーダ １０−１乃至１０−ｎ 下位アドレス選択信号 １１−１乃至１１−ｎ 論理積回路 １２−１乃至１２−ｎ アドレス選択信号
Claims (9)
- 【請求項１】 第一のアドレス信号を受信し、該第一の
アドレス信号を任意のアドレスと比較し、両者が一致し
た場合にのみ第一の一致信号を発信する第一のアドレス
デコーダと、 第一のアドレス信号を受信し、該第一のアドレス信号を
任意のアドレスと比較し、両者が一致した場合にのみ第
二の一致信号を発信する第二のアドレスデコーダと、 選択信号を受信し、該選択信号に応じて、前記第一の一
致信号及び前記第二の一致信号のうち何れか一方を選択
し、選択した一致信号として第一のアドレス選択信号を
発信する選択装置と、 第二のアドレス信号を受信し、該第二のアドレス信号を
デコードし、第二のアドレス選択信号を発信する少なく
とも１個の第三のアドレスデコーダと、 前記第一のアドレス選択信号と前記第二のアドレス選択
信号とをそれぞれ受信し、それらを論理積し、その結果
に応じて、複数の周辺マクロの何れか一つを選択する複
数個の論理積回路と、 からなるアドレスデコード回路。 - 【請求項２】 前記第三のアドレスデコーダの個数は、
前記周辺マクロが備えるレジスタの個数と等しいことを
特徴とする請求項１に記載のアドレスデコード回路。 - 【請求項３】 前記第一のアドレスデコーダは、同一チ
ップの所定のアドレス空間に対して実使用モードにおけ
るアドレスをデコードする実使用アドレスデコーダであ
り、前記第二のアドレスデコーダは、前記アドレス空間
に対してテストモードにおけるアドレスをデコードする
テスト用アドレスデコーダであることを特徴とする請求
項１又は２に記載のアドレスデコード回路。 - 【請求項４】 前記選択信号は０と１との二つの値を有
する二値信号であることを特徴とする請求項１乃至３の
何れか一項に記載のアドレスデコード回路。 - 【請求項５】 第一のアドレスデコーダにおいて、第一
のアドレス信号を受信し、該第一のアドレス信号を任意
のアドレスと比較し、両者が一致した場合にのみ第一の
一致信号を発信する第一の過程と、 第二のアドレスデコーダにおいて、第一のアドレス信号
を受信し、該第一のアドレス信号を任意のアドレスと比
較し、両者が一致した場合にのみ第二の一致信号を発信
する第二の過程と、 選択信号を受信し、該選択信号に応じて、前記第一の一
致信号及び前記第二の一致信号のうち何れか一方を選択
し、選択した一致信号として第一のアドレス選択信号を
発信する第三の過程と、 第三のアドレスデコーダにおいて、第二のアドレス信号
を受信し、該第二のアドレス信号をデコードし、第二の
アドレス選択信号を発信する第四の過程と、 前記第一のアドレス選択信号と前記第二のアドレス選択
信号とを論理積する第五の過程と、 論理積の結果に応じて、複数の周辺マクロの何れか一つ
を選択する第六の過程と、 からなるアドレスデコード方法。 - 【請求項６】 前記第四の過程は複数の第三のアドレス
デコーダにおいて行われるものであることを特徴とする
請求項５に記載のアドレスデコード方法。 - 【請求項７】 複数の第三のアドレスデコーダにおいて
行われる前記第四の過程は同時に行われるものであるこ
とを特徴とする請求項６に記載のアドレスデコード方
法。 - 【請求項８】 前記第一の過程と前記第二の過程とは同
時に行われることを特徴とする請求項５乃至７の何れか
一項に記載のアドレスデコード方法。 - 【請求項９】 前記第一の過程と前記第二の過程と前記
第四の過程とは同時に行われることを特徴とする請求項
５乃至７の何れか一項に記載のアドレスデコード方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10423398A JP3204450B2 (ja) | 1998-04-15 | 1998-04-15 | アドレスデコード回路及びアドレスデコード方法 |
| US09/291,221 US6460091B1 (en) | 1998-04-15 | 1999-04-13 | Address decoding circuit and method for identifying individual addresses and selecting a desired one of a plurality of peripheral macros |
| KR1019990013135A KR100346178B1 (ko) | 1998-04-15 | 1999-04-14 | 어드레스디코딩회로 및 어드레스디코딩방법 |
| CN99105598A CN1232186A (zh) | 1998-04-15 | 1999-04-15 | 地址解码电路与地址解码的方法 |
| DE19917085A DE19917085A1 (de) | 1998-04-15 | 1999-04-15 | Adressendekodierschaltung und Verfahren zum Dekodieren von Adressen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10423398A JP3204450B2 (ja) | 1998-04-15 | 1998-04-15 | アドレスデコード回路及びアドレスデコード方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11295391A JPH11295391A (ja) | 1999-10-29 |
| JP3204450B2 true JP3204450B2 (ja) | 2001-09-04 |
Family
ID=14375252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10423398A Expired - Fee Related JP3204450B2 (ja) | 1998-04-15 | 1998-04-15 | アドレスデコード回路及びアドレスデコード方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6460091B1 (ja) |
| JP (1) | JP3204450B2 (ja) |
| KR (1) | KR100346178B1 (ja) |
| CN (1) | CN1232186A (ja) |
| DE (1) | DE19917085A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772094B1 (ko) * | 2001-12-28 | 2007-11-01 | 주식회사 하이닉스반도체 | 테스트를 위한 반도체 메모리 장치 |
| JP2006080301A (ja) * | 2004-09-09 | 2006-03-23 | Nec Electronics Corp | 半導体集積回路装置 |
| KR100803354B1 (ko) * | 2006-08-11 | 2008-02-14 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 내부 전압 테스트 장치 및 방법 |
| JP2015222467A (ja) * | 2014-05-22 | 2015-12-10 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ及びそれを用いた電子制御装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3420991A (en) | 1965-04-29 | 1969-01-07 | Rca Corp | Error detection system |
| DE3232215A1 (de) | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| JPS61156746A (ja) | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体集積回路装置 |
| JPS63116242A (ja) | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | デ−タ処理装置 |
| DE3728521A1 (de) * | 1987-08-26 | 1989-03-09 | Siemens Ag | Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins |
| FR2622019B1 (fr) * | 1987-10-19 | 1990-02-09 | Thomson Semiconducteurs | Dispositif de test structurel d'un circuit integre |
| US4926363A (en) | 1988-09-30 | 1990-05-15 | Advanced Micro Devices, Inc. | Modular test structure for single chip digital exchange controller |
| FR2659166A1 (fr) * | 1990-03-05 | 1991-09-06 | Sgs Thomson Microelectronics | Circuit memoire avec element de memorisation de selection de lignes de mot pour un effacement d'un bloc d'informations. |
| JPH0468554A (ja) | 1990-07-10 | 1992-03-04 | Nec Corp | 半導体集積回路 |
| JP2899374B2 (ja) * | 1990-07-16 | 1999-06-02 | 沖電気工業株式会社 | 半導体メモリのデコーダチェック回路 |
| KR970004746B1 (ko) * | 1990-11-16 | 1997-04-03 | 세끼자와 다다시 | 고속 어드레스 디코더를 포함하는 반도체 메모리 |
| JPH04322000A (ja) * | 1991-04-23 | 1992-11-11 | Hitachi Ltd | 半導体記憶装置 |
| JP2766119B2 (ja) * | 1992-04-20 | 1998-06-18 | 日本電気株式会社 | 空間スイッチ回路 |
| JP2697574B2 (ja) | 1993-09-27 | 1998-01-14 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH0886836A (ja) | 1994-09-16 | 1996-04-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3104621B2 (ja) | 1996-07-04 | 2000-10-30 | 日本電気株式会社 | 半導体集積回路装置 |
-
1998
- 1998-04-15 JP JP10423398A patent/JP3204450B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-13 US US09/291,221 patent/US6460091B1/en not_active Expired - Fee Related
- 1999-04-14 KR KR1019990013135A patent/KR100346178B1/ko not_active IP Right Cessation
- 1999-04-15 DE DE19917085A patent/DE19917085A1/de not_active Withdrawn
- 1999-04-15 CN CN99105598A patent/CN1232186A/zh active Pending
Also Published As
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|---|---|
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| CN1232186A (zh) | 1999-10-20 |
| DE19917085A1 (de) | 1999-10-28 |
| JPH11295391A (ja) | 1999-10-29 |
| US6460091B1 (en) | 2002-10-01 |
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