JP2895500B2

JP2895500B2 - Ｍｏｓ型出力バッファ回路

Info

Publication number: JP2895500B2
Application number: JP5554289A
Authority: JP
Inventors: 仁国分
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-03-08
Filing date: 1989-03-08
Publication date: 1999-05-24
Anticipated expiration: 2014-05-24
Also published as: JPH02235296A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ROM（リード・オンリー・メモリ）等の半
導体メモリ、マイクロコンピュータ、半導体装置等の出
力側に設けられるMOS型出力バッファ回路に関するもの
である。

（従来の技術）従来、このような分野の技術としては、特開昭56−58
190号公報に記載されるものがあった。以下、その構成
を図を用いて説明する。

第２図は、従来のMOS型出力バッファ回路の一構成例
を示す要部の回路図である。

このMOS型出力バッファ回路は、半導体メモリの出力
側に設けられるもので、図示しないメモリセルアレイか
らの読出しデータを反転するインバータ1,2を備え、そ
のインバータ1,2の出力側に、最終出力段のＰチャネル
型MOSトランジスタ（以下、PMOSという）３及びＮチャ
ネル型MOSトランジスタ（以下、NMOSという）４の各ゲ
ートがそれぞれ接続されている。PMOS3及びNMOS4は、第
１の電源電圧である電源電圧Vddと第２の電源電圧であ
る接地電位Vssとの間に直列に接続され、そのPMOS3とNM
OS4の接続点が出力端子５に接続されている。この出力
端子５には、負荷容量Coが接続される。

また、インバータ1,2の出力側には、出力端子５を予
め中間電位（例えば、Vdd/2）に設定するためのプリチ
ャージ回路が接続されている。このプリチャージ回路
は、アドレス変化時に発生する予測パルスSiを反転する
インバータ６、そのインバータ６の出力によりオン，オ
フ動作するNMOS7、及び予測パルスSiによりオン，オフ
動作するPMOS8等を有している。NMOS7及びPMOS8は、イ
ンバータ１の出力側とインバータ２の出力側との間に直
列に接続され、そのNMOS7とPMOS8の接続点が、出力端子
５に接続されている。

次に、動作を説明する。

図示しないメモリセルアレイからデータを読出す場
合、図示しないデコーダでアドレスをデコードしてメモ
リセルを選択し、その選択されたメモリセルの記憶デー
タを図示しないセンスアンプで増幅する。

ここで、デコードする間の時間や、センスアンプによ
りデータを増幅する時間等、メモリの内部が動作してい
る間に、図示しない検出回路により、アドレスの変化を
検知した信号をもとに予測パルスSiを発生させる。する
と、この予測パルスSiにより、そのパルス幅の間、NMOS
7及びPMOS8がオンし、それによってPMOS3及びNMOS4が同
時にオンして出力端子５が中間電位Vdd/2に設定され
る。

その後、図示しないセンスアンプで増幅された読出し
データが第２図の回路に供給されると、NMOS7及びPMOS8
がオフし、次にインバータ1,2を介してPMOS3またはNMOS
4のいずれか一方がオンし、他方がオフすることによ
り、高レベル（以下、“H"という）がVddレベル、低レ
ベル（以下、“L"という）がVssレベルの読出しデータ
が出力端子５から出力され、負荷容量Coが放電される。

この種のMOS型出力バッファ回路では、出力端子５か
ら読出しデータを出力する場合、予め予測パルスSiによ
って出力端子５を中間電位Vdd/2にプリチャージしてお
き、その後、出力端子５からVddレベル及びVssレベルの
読出しデータを出力するので、VddレベルまたはVssレベ
ルの状態から読出しデータを反転する場合と比較して、
出力動作時間が約1/2になり、高速動作が可能になる。

（発明が解決しようとする課題）しかしながら、上記構成の回路では、次のような課題
があった。

半導体集積回路等の集積度が向上するにつけて、MOS
トランジスタのゲート長が短くなり、伝導コンダクタン
スが大きくなりつつある。そして、MOS型出力バッファ
回路におけるトランジスタの駆動能力を単純に大きく
し、高速化することは可能になってきた反面、出力端子
５に接続される負荷容量Coを高速に充電あるいは放電す
る際の電流により、半導体メモリ内部の電源であるVdd
レベルやVssレベルにノイズが発生することが問題にな
ってきている。特に、大容量の半導体メモリで出力端子
５が多数存在し、それらの出力端子５から同時に信号が
出力されると、大きな電源ノイズが発生する。

従来のMOS型出力バッファ回路では、出力端子５を予
め中間電位Vdd/2にプリチャージしておいて、その出力
端子５から信号を出力する構成であるため、信号の伝搬
速度の高速化が図れる。しかし、出力端子５を中間電位
Vdd/2に設定する際に、PMOS3及びNMOS4の双方を瞬間的
にオン状態にするので、この間に電源電圧VddからPMOS3
及びNMOS4を通して接地電位Vssへ、大きな貫流電流が流
れ、電源ノイズが発生する。そのため、前記のような電
源ノイズが問題となっている半導体メモリ等に、第２図
の回路が設けられていると、大きな電源ノイズのために
装置が誤動作をおこすおそれがあった。

本発明は前記従来技術が持っていた課題として、高速
性を維持しつつ、電源ノイズ発生を防止することが困難
である点について解決したMOS型出力バッファ回路を提
供するものである。

（課題を解決するための手段）本発明は前記課題を解決するために、第１の電源電圧
と出力端子間に接続されゲート電圧によりオン，オフ制
御される出力PMOSと、前記出力端子と第２の電源電圧間
に接続されゲート電圧におりオン，オフ制御される出力
NMOSとを備えたMOS型出力バッファ回路において、前記
出力PMOSのゲートと前記出力端子との間に接続され、電
圧（Vr＋Vtn）（但し、Vrは前記第１と第２の電源電圧
間の中間電圧、VtnはNMOSのしきい値電圧）によりオ
ン，オフ制御されるNMOSと、前記出力端子と前記出力NM
OSのゲートとの間に接続され、電圧（Vr−Vtp）（但
し、VtpはPMOSのしきい値電圧）によりオン，オフ制御
されるPMOSと、前記第１の電源電圧と前記出力PMOSのゲ
ートとの間に接続された第１のMOSトランジスタと、前
記出力NMOSのゲートと前記第２の電源電圧との間に接続
された第２のMOSトランジスタとを、設けたものであ
る。

（作用）本発明によれば、以上のようにMOS型出力バッファ回
路を構成したので、NMOS及びPMOSは、出力PMOSと出力NM
OSを相補的にオン，オフ動作させることにより、出力端
子を中間電位に設定する。その後、NMOS及びPMOSがオフ
状態となり、出力PMOS及び出力NMOSのオン，オフ動作に
より、出力端子から出力電圧が出力される。従って、前
記課題を解決できるのである。

（実施例）第１図は本発明の実施例を示すMOS型出力バッファ回
路の回路図、第３図は第１図の回路を内蔵した半導体メ
モリの概略構成図、第４図は第３図中の出力制御回路の
部分回路図である。

先ず、第３図の半導体メモリについて説明すると、こ
の半導体メモリはアドレスAD入力用のアドレスバッファ
10を備え、そのアドレスバッファ10には、アドレス解読
用の行デコーダ11及び列デコーダ12と、アドレス変化時
に予測パルスS13を発生するアドレス変化検出回路13と
が接続されている。アドレス変化検出回路13には、逆相
出力イネーブル信号▲▼により活性化され予測パル
スS13等に基づき出力イネーブル信号OE及び制御信号A,
B,C,Dを出力する出力制御回路14が接続されている。

行デコーダ11には、多数のメモリセルがマトリクス状
に配列されたメモリセルマトリクス15が接続され、その
メモリセルマトリクス15に、マルチプレクサ16及びセン
スアンプ17を介してMOS型出力バッファ回路18が接続さ
れている。マルチプレクサ16は列デコーダ12の出力によ
り信号選択動作を行う回路、センスアンプ17は予測パル
スS13によりマルチプレクサ15の出力を増幅して読出し
データDA1を出力する回路である。また、MOS型出力バッ
ファ回路18は、出力イネーブル信号OEにより活性化さ
れ、制御信号A,B,C,Dに基づき読出しデータDA1を駆動し
てそれをデータDA2の形で出力する回路である。

この半導体メモリでは、アドレスADが入力されると、
アドレスバッファ10、行デコーダ11及び列デコーダ12に
より、メモリセルマトリクス15上のアドレスが選択され
る。選択されたアドレスのメモリセルデータは、マルチ
プレクサ16を介してセンスアンプ17で読出され、その読
出しデータDA1がMOS型出力バッファ回路18で駆動されて
データDA2の形で外部に出力される。

この半導体メモリにおける出力制御回路14は、第４図
に示されるように、ゲートに制御信号Ｅが印加される微
小電流源用のPMOS20が、第１の電源電圧である電源電圧
VddとノードN1との間に接続されている。ノードN1は、
ゲートとドレインが共通接続されてダイオード結合され
たNMOS21,22を介してノードN2に接続されている。ノー
ドN2上の中間電位Vrは、ゲートとドレインが共通接続さ
れてダイオード結合されたPMOS23,24を介して、第２の
電源電圧である接地電位Vssに接続されている。電源電
圧Vddと制御信号Ａ出力用のノードN3との間には、ゲー
トが制御信号Ｅに接続されたPMOS25と、ゲートがノード
N1に接続されたNMOS26とが直列に接続されている。この
PMOS25及びNMOS26により、制御信号Ａの“H"側の駆動回
路が構成されている。

ノードN3と接地電位Vssとの間には、ゲートが制御信
号Ｅに接続されたNMOS27が接続され、そのPMOS27のゲー
トが、インバータ28を介してPMOS29のゲート及びNMOS31
のゲートに接続されている。NMOS27は、ノードN3を接地
電位Vssに駆動するトランジスタである。PMOS29は、電
源電圧Vddと制御信号Ｂ出力用のノードN4との間に接続
され、そのノードN4がPMOS30及びNMOS31を介して接地電
位Vssに接続されている。PMOS29は、ノードN4を電源電
圧Vddに駆動するトランジスタである。PMOS30及びNMOS3
1により、制御信号Ｂの“L"側の駆動回路が構成されて
いる。

また、ノードN3とN4には、制御信号A,Bのレベルの安
定化を図るための定電流源32,33がそれぞれ接続されて
いる。

第３図中の出力制御回路14には、第４図に図示されて
いないが、制御信号C,D,Eを生成するための回路も設け
られている。

この出力制御回路14により制御されるMOS型出力バッ
ファ回路18は、第１図に示されるように、トライステー
トインバータ40を備えている。トライステートインバー
タ40は、出力イネーブル信号OEが“H"のときに、センス
アンプ17から出力されたデータDA1を反転出力し、出力
イネーブル信号OEが“L"のときに、出力がハイインピー
ダンス状態となる回路であり、２入力NANDゲート41、イ
ンバータ42及び２入力NORゲート43で構成されている。N
ANDゲート41の出力側は、制御信号C,Dによりオン，オフ
動作するCMOS形トランスファゲート44を介してノードN1
1に接続され、さらにNORゲート43の出力側には、制御信
号C,Dによりオン，オフ動作するCMOS形トランスファゲ
ート45を介してノードN12が接続されている。ノードN11
は、ゲートが制御信号Ｂに接続された第１のMOSトラン
ジスタである微小電流源用のPMOS46を介して電源電圧Vd
dに接続され、さらにノードN12は、ゲートが制御信号Ａ
に接続された第２のMOSトランジスタである微小電流源
用のNMOS47を介して接地電位Vssに接続されている。

ノードN11と出力端子52間には、ゲートが制御信号Ａ
に接続されたNMOS48が接続され、さらにその出力端子52
とノードN12間には、ゲートが制御信号Ｂに接続されたP
MOS49が接続されている。ノードN11,N12には、出力PMOS
50及び出力NMOS51の各ゲートがそれぞれ接続され、その
出力PMOS50及び出力NMOS51が電源電圧Vddと接地電位Vss
との間に直列に接続されている。出力PMOS50は出力端子
52の“H"側の駆動トランジスタ、出力NMOS51は出力端子
52の“L"側の駆動トランジスタであり、その出力端子52
に、負荷容量Coが接続される。

次に、第１図及び第４図の動作を説明する。

次表は、第１図及び第４図の回路動作を説明するため
のモード表である。

（１）ハイインピーダンスモード第３図の半導体メモリにおいて、読出し動作を禁止す
る場合、逆相出力イネーブル信号▲▼が“H"とな
り、出力制御回路14から出力される出力イネーブル信号
OE及び制御信号A,B,C,Dのうち、OEが“H"、A,CがVssレ
ベル、B,DがVddレベルとなる。即ち、第４図において制
御信号が“H"となると、NMOS27がオンして制御信号Ａが
Vssレベルになると共に、インバータ28を通してPMOS29
がオンとなり、制御信号ＢがVddレベルとなる。信号OE,
A,CがVssレベル、信号B,DがVddレベルとなると、第１図
のトライステートバッファ40の出力側がハイインピーダ
ンス状態、トランスファゲート44,45がオン状態、NMOS4
8,51とPMOS49,50がオフ状態となり、ハイインピーダン
スモードとなる。

（２）Vr出力モード第３図の半導体メモリにおいて、読出し動作を行う場
合、アドレスADの変化がアドレス変化検出回路13で検出
され、そのアドレス変化検出回路13から出力される予測
パルスS13により、出力制御回路14を介してMOS型出力バ
ッファ回路18がVr出力モードとなる。このVr出力モード
は、第１図の出力端子52を、VddレベルとVssレベルの中
間レベルである中間電位Vrに設定するためのモードであ
る。

このVr出力モードでは、第３図の出力制御回路14にお
いて、制御信号ＣがVddレベル、制御信号E,DがVssレベ
ルとなる。制御信号ＥがVssレベルとなると、第４図の
出力制御回路14において、NMOSのしきい値をVtn、PMOS
のしきい値をVtpとすると、制御信号Ａが（Vr＋Vtn）レ
ベル、制御信号Ｂが（Vr−Vtp）レベルとなる。即ち、P
MOS20に流れる電流を十分小さく設定すれば、中間電位V
rをNMOS22とPMOS23の間のノードN2の電位とした時、そ
の中間電位Vrの値は、次式のように、PMOS23,24のしき
い値Vptを加算した値となる。

Vr＝2Vtp さらに、NMOS21のゲート側ノードN1の電圧V_n1は、 V_n1＝Vr＋2Vtn となる。NMOS26のゲートには、電圧V_n1が印加されるの
で、制御信号Ａの電圧は、 V_n1−Vtn＝Vr＋Vtn となる。また、PMOS30のゲートには接地電位Vssが接続
されているので、制御信号Ｂの電圧は Vtp＝Vr−Vtp となる。

制御信号Ｃ（＝Vdd）、Ｄ（＝Vss）、Ａ（＝Vr＋Vt
n）、Ｂ（＝Vr−Vtp）が第１図のMOS型出力バッファ回
路18に供給されると、トランスファゲート44,45がオフ
状態となると共に、NMOS48,51及びPMOS49,50が次のよう
に動作する。

例えば、電源電圧Vddを5Vに設定し、出力端子52の出
力電圧Voを0Vから5Vまで変化させた時のPMOS50及びNMOS
51のそれぞれのゲート電圧Vp,Vnとソース・ドレイン間
に流れる電流Ip,Inをそれぞれ第５図及び第６図に示
す。

第５図及び第６図において、出力電圧Voが中間電位Vr
より低い場合、NMOS48がオン状態、PMOS49がオフ状態と
なるので、 Vp≒Vo、Vn≒0V となり、出力電圧Voを中間電位Vrに引上げようとする電
流IpがPMOS50に流れる。電流電圧Voが中間電位Vrより高
い場合、PMOS49がオン状態、NMOS48がオフ状態となるの
で、 Vn≒Vo、Vp≒Vdd となり、電流電圧Voを中間電位Vrに引下げようとする電
流InがNMOS51に流れる。そして、 Vo＝Vr の時に安定した状態となり、PMOS50及びNMOS51が共にオ
フ状態になる。このように、予測パルスS13により、出
力端子52の出力電圧VoがVddレベルとVssレベルの中間電
位Vrに設定される。

（３）“H"出力、“L"出力モード Vr出力モード経過後、出力制御回路14から出力される
出力イネーブル信号OEがVddレベル、制御信号B,DがVdd
レベル、制御信号A,CがVssレベルになると、第１図のMO
S型出力バッファ回路では、トライステートインバータ4
0が活性化されると共に、トランスファゲート44,45がオ
ン状態、PMOS46,49とNMOS47,48がオフ状態になる。そし
て、センスアンプ17から出力される読出しデータDA1がV
ddレベルの場合は、それがトライステートインバータ40
で反転され、その出力によりトランスファゲート44,45
を通してノードN11,N12がVssレベルとなってPMOS50がオ
ン、NMOS51がオフし、出力端子52からはVddレベルの出
力電圧Vo、つまり読出しデータDA2が出力される。ま
た、読出しデータDA1がVssレベルの場合は、それと同相
のレベルの読出しデータDA2が出力端子52から出力され
る。このように、“H"出力、“L"出力モードでは、読出
しデータDA1と同相のレベルの読出しデータDA2が出力端
子52から出力される。

本実施例では、次のような利点を有している。

従来、例えば半導体メモリにおいて、出力端子52の数
が増加し、かつ高速性が要求される状況下において、多
数の出力端子52が一斉にデータDA2を出力した場合、出
力端子52に接続された全ての負荷容量Coを充電、あるい
は放電するための過渡的な大電流により、電源ノイズが
発生し、半導体メモリが誤動作するおそれがあった。と
ころが、本実施例では、データ出力前において、予測パ
ルスS13により予め、NMOS48とPMOS49の双方をオン状態
にすることなく、かつPMOS50とNMOS51の双方をオン状態
にすることなく、そのPMOS50とNMOS51のいずれか一方を
オン、他方をオフにして出力端子52をVddレベルとVssレ
ベルの中間電位Vrに設定している。この際、PMOS50とNM
OS51が同時にオン状態とならないので、それを通して電
源電圧Vddと接地電位Vssとの間に貫通電流が流れず、電
源ノイズの発生が抑制される。出力端子52を中間電位Vr
に設定した後、センスアンプ17からの読出しデータDA1
をトライステートインバータ40、PMOS50及びNMOS51で駆
動して負荷容量Coを充放電するため、充放電電流量が1/
2になり、電源ノイズの発生が抑制されつつ、高速アク
セスが可能になる。

なお、本発明は上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）第４図では、ノードN2上の中間電位Vrが2Vtpであ
ったが、この値はVddレベルとVssレベルとの間で任意に
設定できる。Vr＞2Vtpの設定例を第７図に示す。

第７図は第４図の変形例を示す図である。この回路で
は、PMOS30とNMOS31間にノードN4を接続し、PMOS24と接
地電位Vssとの間に、微小電流源用のNMOS34を付加して
いる。さらに、基準電位Vrを差動アンプ35を介してノー
ドN2に印加している。このようにすれば、2Vpより大き
な基準電位VrをノードN2に印加することができ、第４図
と同様に、Vr出力モード時において制御信号Ａ（＝Vr＋
Vtn）,B（＝Vr−Vtn）を出力できる。

（ｂ）第１図のトライステートインバータ40を、トライ
ステートバッファで置き換えたり、微小電流源用のPMOS
46及びNMOS47を、負荷MOS等の他の第1,第２のMOSトラン
ジスタで置き換えることも可能である。さらに、電源電
圧Vddと接地電位Vssを、他の第１と第２の電源電圧に置
き換えてもよい。

（ｃ）本発明は、半導体メモリ以外の他の半導体集積回
路等の出力回路としても適用できる。

（発明の効果）以上詳細に説明したように、本発明によれば、電圧
（Vr＋Vtn）により制御されるNMOS、及び電圧（Vr−Vt
p）により制御されるPMOS等により、出力PMOS及び出力N
MOSをオン，オフ動作するようにしたので、NMOSとPMOS
の双方を同時にオン状態にすることなく、かつ出力PMOS
と出力NMOSの双方を同時にオン状態にすることなく、出
力電圧を中間電位Vrに設定することが可能となり、高速
動作が行えると共に電源ノイズを減少させることができ
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すMOS型出力バッファ回路
の回路図、第２図は従来のMOS型出力バッファ回路の回
路図、第３図は第１図の回路を内蔵した半導体メモリの
構成図、第４図は第３図中の出力制御回路の部分回路
図、第５図及び第６図は第１図の電圧、電流特性図、第
７図は第４図の変形例を示す回路図である。 14……出力制御回路、18……MOS型出力バッファ回路、4
0……トランステートインバータ、44,45……トランスフ
ァゲート、46,49,50……PMOS、47,48,51……NMOS、A,B,
C,D,E……制御信号、OE……出力イネーブル信号、S13…
…予測パルス、Vo……出力電圧、Vdd……電源電圧、Vss
……接地電位。

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源電圧と出力端子間に接続されゲ
ート電圧によりオン，オフ制御される出力Ｐチャネル型
MOSトランジスタと、前記出力端子と第２の電源電圧間
に接続されゲート電圧によりオン，オフ制御される出力
Ｎチャネル型MOSトランジスタとを備えたMOS型出力バッ
ファ回路において、前記出力Ｐチャネル型MOSトランジスタのゲートと前記
出力端子との間に接続され、電圧（Vr＋Vtn）（但し、V
rは前記第１と第２の電源電圧間の中間電圧、VtnはＮチ
ャネル型MOSトランジスタのしきい値電圧）によりオ
ン，オフ制御されるＮチャネル型MOSトランジスタと、前記出力端子と前記出力Ｎチャネル型MOSトランジスタ
のゲートとの間に接続され、電圧（Vr−Vtp）（但し、V
tpはＰチャネル型MOSトランジスタのしきい値電圧）に
よりオン，オフ制御されるＰチャネル型MOSトランジス
タと、前記第１の電源電圧と前記出力Ｐチャネル型MOSトラン
ジスタのゲートとの間に接続された第１のMOSトランジ
スタと、前記出力Ｎチャネル型MOSトランジスタのゲートと前記
第２の電源電圧との間に接続された第２のMOSトランジ
スタとを、設けたことを特徴とするMOS型出力バッファ回路。