JPH11260064A - センスアンプ - Google Patents
センスアンプInfo
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- JPH11260064A JPH11260064A JP5674398A JP5674398A JPH11260064A JP H11260064 A JPH11260064 A JP H11260064A JP 5674398 A JP5674398 A JP 5674398A JP 5674398 A JP5674398 A JP 5674398A JP H11260064 A JPH11260064 A JP H11260064A
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- sense
- pair
- sense amplifier
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- sensing
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Abstract
(57)【要約】
【課題】低消費電力であるとともにより高速な読み出し
動作を可能とするセンスアンプを提供する。 【解決手段】センスアンプ１は、分離回路１０、電流供
給回路２０、２個のＣＭＯＳインバータ３１，３２の入
出力がクロスカップル接続されて構成されるセンス回路
３０及びラッチ回路４０を備えて構成され、同センスア
ンプ１は、メモリセルからのデータ読み出し時を除き、
分離回路１０によってデータ線対ＤＬ，＊ＤＬから分離
される。メモリセルからのデータ読み出し時、センスア
ンプ１は、その電流供給回路２０からセンス回路３０に
電流を供給して同センス回路３０のセンス速度を速め、
そのセンス結果をさらにラッチ回路４０にてラッチして
出力する。
動作を可能とするセンスアンプを提供する。 【解決手段】センスアンプ１は、分離回路１０、電流供
給回路２０、２個のＣＭＯＳインバータ３１，３２の入
出力がクロスカップル接続されて構成されるセンス回路
３０及びラッチ回路４０を備えて構成され、同センスア
ンプ１は、メモリセルからのデータ読み出し時を除き、
分離回路１０によってデータ線対ＤＬ，＊ＤＬから分離
される。メモリセルからのデータ読み出し時、センスア
ンプ１は、その電流供給回路２０からセンス回路３０に
電流を供給して同センス回路３０のセンス速度を速め、
そのセンス結果をさらにラッチ回路４０にてラッチして
出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ（スタテ
ィックＲＡＭ）等の半導体メモリに用いられるセンスア
ンプに関し、特に半導体メモリセルからのデータの読み
出しを高速化する上で好適な差動形のセンスアンプに関
する。
ィックＲＡＭ）等の半導体メモリに用いられるセンスア
ンプに関し、特に半導体メモリセルからのデータの読み
出しを高速化する上で好適な差動形のセンスアンプに関
する。
【０００２】
【従来の技術】従来、ＳＲＡＭ等の半導体メモリに用い
られる差動形センスアンプとしては、ＭＯＳＦＥＴ等で
構成されるカレントミラー型のセンスアンプが主に使用
されている。また、このカレントミラー型のセンスアン
プは、その特性上、直流（ＤＣ）電流の消費が多いた
め、同差動形センスアンプとしては、ＤＣ電流の消費が
少ないラッチ型のセンスアンプも多く使用されている。
そして、このようなラッチ型センスアンプとしては、例
えば特開平８−７７７８０号公報に掲載された差動型セ
ンスアンプが知られている。同公報に記載されている差
動型（ラッチ型）センスアンプの構成を図５に示す。
られる差動形センスアンプとしては、ＭＯＳＦＥＴ等で
構成されるカレントミラー型のセンスアンプが主に使用
されている。また、このカレントミラー型のセンスアン
プは、その特性上、直流（ＤＣ）電流の消費が多いた
め、同差動形センスアンプとしては、ＤＣ電流の消費が
少ないラッチ型のセンスアンプも多く使用されている。
そして、このようなラッチ型センスアンプとしては、例
えば特開平８−７７７８０号公報に掲載された差動型セ
ンスアンプが知られている。同公報に記載されている差
動型（ラッチ型）センスアンプの構成を図５に示す。
【０００３】同図５においては、破線にて囲んだ部分が
センスアンプを構成し、同センスアンプによるメモリセ
ルからのデータが読み出しは、次のようにして行われ
る。読み出し時、まずビット線対ＢＬ，＊ＢＬ（＊は論
理反転を示す）は、電源電圧ＶＤＤにプリチャージされ
る。次に、読み出すメモリセルが接続されているワード
線が選択される。このときＹセレクトはまだ全てオフと
なっているため、センスアンプにはＤＣ電流は流れな
い。また、このとき読み出しデータ線対ＲＬ，＊ＲＬ
は、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳト
ランジスタと記す）５６によりグランドレベルにプルダ
ウンされている。そして、ビット線対ＢＬ及び＊ＢＬに
ある程度の電位差が生じた時点でセンスアンプのスイッ
チｎＭＯＳトランジスタ５７をオンにするとともに前記
プルダウンｎＭＯＳトランジスタ５６をオフにする。こ
のとき、Ｙセレクトを１つだけオンにすると、ビット線
対ＢＬ及び＊ＢＬの電位差にしたがって読み出しデータ
線対ＲＬ，＊ＲＬのいずれかが論理ハイ（Ｈ）レベルと
なり読み出しが終了する。こうしてセンスが終了する
と、ＣＭＯＳインバータ５５の特性により、センスアン
プの電流は自動的にカットされる。
センスアンプを構成し、同センスアンプによるメモリセ
ルからのデータが読み出しは、次のようにして行われ
る。読み出し時、まずビット線対ＢＬ，＊ＢＬ（＊は論
理反転を示す）は、電源電圧ＶＤＤにプリチャージされ
る。次に、読み出すメモリセルが接続されているワード
線が選択される。このときＹセレクトはまだ全てオフと
なっているため、センスアンプにはＤＣ電流は流れな
い。また、このとき読み出しデータ線対ＲＬ，＊ＲＬ
は、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳト
ランジスタと記す）５６によりグランドレベルにプルダ
ウンされている。そして、ビット線対ＢＬ及び＊ＢＬに
ある程度の電位差が生じた時点でセンスアンプのスイッ
チｎＭＯＳトランジスタ５７をオンにするとともに前記
プルダウンｎＭＯＳトランジスタ５６をオフにする。こ
のとき、Ｙセレクトを１つだけオンにすると、ビット線
対ＢＬ及び＊ＢＬの電位差にしたがって読み出しデータ
線対ＲＬ，＊ＲＬのいずれかが論理ハイ（Ｈ）レベルと
なり読み出しが終了する。こうしてセンスが終了する
と、ＣＭＯＳインバータ５５の特性により、センスアン
プの電流は自動的にカットされる。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来のセンスアンプにおいては、ＣＭＯＳインバータ５５
を構成するｐチャネルＭＯＳトランジスタ（以下、ｐＭ
ＯＳトランジスタと記す）５５ａはＹセレクトを構成す
るｐＭＯＳトランジスタ５４を介してメモリセルに接続
されている。このため、同センスアンプの論理Ｈレベル
電圧の供給源はメモリセルしかない。しかも、その論理
Ｈレベル電圧は電源電圧ＶＤＤよりも低いものとなって
いる。そのため、センスアンプとしての読み出し速度に
も自ずと限界が生じ、ひいてはＳＲＡＭのアスセス時間
を長大化する要因ともなっている。
来のセンスアンプにおいては、ＣＭＯＳインバータ５５
を構成するｐチャネルＭＯＳトランジスタ（以下、ｐＭ
ＯＳトランジスタと記す）５５ａはＹセレクトを構成す
るｐＭＯＳトランジスタ５４を介してメモリセルに接続
されている。このため、同センスアンプの論理Ｈレベル
電圧の供給源はメモリセルしかない。しかも、その論理
Ｈレベル電圧は電源電圧ＶＤＤよりも低いものとなって
いる。そのため、センスアンプとしての読み出し速度に
も自ずと限界が生じ、ひいてはＳＲＡＭのアスセス時間
を長大化する要因ともなっている。
【０００５】この発明は、このような実情に鑑みてなさ
れたものであり、その目的とするところは、低消費電力
であるとともにより高速な読み出し動作を可能とするセ
ンスアンプを提供することにある。
れたものであり、その目的とするところは、低消費電力
であるとともにより高速な読み出し動作を可能とするセ
ンスアンプを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の発明では、半導体メモリのメモ
リセルに接続された一対の信号線間に設けられて該信号
線間の電位差を増幅するセンスアンプであって、センス
時、センス部に電流を供給する電流供給手段を備えるこ
とをその要旨とする。
めに、請求項１に記載の発明では、半導体メモリのメモ
リセルに接続された一対の信号線間に設けられて該信号
線間の電位差を増幅するセンスアンプであって、センス
時、センス部に電流を供給する電流供給手段を備えるこ
とをその要旨とする。
【０００７】また、請求項２に記載の発明では、請求項
１記載のセンスアンプにおいて、前記センス部は前記一
対の信号線間の電位差に基づいて同一対の信号線上の信
号を増幅するものであり、前記電流供給手段は同センス
部のセンス開始時これに電流を供給するものであること
をその要旨とする。
１記載のセンスアンプにおいて、前記センス部は前記一
対の信号線間の電位差に基づいて同一対の信号線上の信
号を増幅するものであり、前記電流供給手段は同センス
部のセンス開始時これに電流を供給するものであること
をその要旨とする。
【０００８】また、請求項３に記載の発明では、請求項
１または２記載のセンスアンプにおいて、前記センス部
は、各々ｐチャネル電界効果トランジスタ及びｎチャネ
ル電界効果トランジスタによって構成されるとともに同
ｐチャネル電界効果トランジスタのソース側に前記一対
の信号線からの信号を入力し、その入出力がクロスカッ
プル接続される一対のインバータと、該一対のインバー
タとグランド間に接続されてセンス時にオンとされるｎ
チャネル電界効果トランジスタと、同一対のインバータ
の各々の出力端に接続されて該出力端の電位をセンス開
始前に所定レベルとする一対のプルダウンｎチャネル電
界効果トランジスタとを有してなり、前記電流供給手段
は、前記センス部の前段にあって、同センス部のセンス
開始時、前記一対の信号線に電流を供給する４個のｐチ
ャネル電界効果トランジスタを有してなることをその要
旨とする。
１または２記載のセンスアンプにおいて、前記センス部
は、各々ｐチャネル電界効果トランジスタ及びｎチャネ
ル電界効果トランジスタによって構成されるとともに同
ｐチャネル電界効果トランジスタのソース側に前記一対
の信号線からの信号を入力し、その入出力がクロスカッ
プル接続される一対のインバータと、該一対のインバー
タとグランド間に接続されてセンス時にオンとされるｎ
チャネル電界効果トランジスタと、同一対のインバータ
の各々の出力端に接続されて該出力端の電位をセンス開
始前に所定レベルとする一対のプルダウンｎチャネル電
界効果トランジスタとを有してなり、前記電流供給手段
は、前記センス部の前段にあって、同センス部のセンス
開始時、前記一対の信号線に電流を供給する４個のｐチ
ャネル電界効果トランジスタを有してなることをその要
旨とする。
【０００９】また、請求項４に記載のセンスアンプの発
明では、請求項２または３記載のセンスアンプにおい
て、前記センス部の非能動時に同センス部及び前記電流
供給手段を前記メモリセルから分離する分離手段と、前
記センス部の能動時における同センス部の出力をラッチ
するラッチ回路とを更に備えることをその要旨とする。
明では、請求項２または３記載のセンスアンプにおい
て、前記センス部の非能動時に同センス部及び前記電流
供給手段を前記メモリセルから分離する分離手段と、前
記センス部の能動時における同センス部の出力をラッチ
するラッチ回路とを更に備えることをその要旨とする。
【００１０】また、請求項５に記載の発明では、半導体
メモリのメモリセルに接続された一対の信号線間に設け
られて該信号線間の電位差を増幅するセンスアンプであ
って、各々ｐチャネルＭＯＳトランジスタのソース側に
前記一対の信号線からの信号を入力し、その入出力がク
ロスカップル接続される一対のＣＭＯＳインバータと、
該一対のＣＭＯＳインバータとグランド間に接続されて
センス時にオンとされるｎチャネルＭＯＳトランジスタ
と、同一対のＣＭＯＳインバータの各々の出力端に接続
されて該出力端の電位をセンス開始前に所定レベルとす
る一対のプルダウンｎＭＯＳトランジスタとを有してな
るセンス部と、前記センス部の前段にあって、同センス
部のセンス開始時、前記一対の信号線に電流を供給する
４個のｐチャネルＭＯＳトランジスタを有してなる電流
供給手段と、前記センス部の非能動時に同センス部及び
前記電流供給手段を前記メモリセルから分離する分離手
段と、前記センス部の能動時における同センス部の出力
をラッチするラッチ回路と、を備えることをその要旨と
する。
メモリのメモリセルに接続された一対の信号線間に設け
られて該信号線間の電位差を増幅するセンスアンプであ
って、各々ｐチャネルＭＯＳトランジスタのソース側に
前記一対の信号線からの信号を入力し、その入出力がク
ロスカップル接続される一対のＣＭＯＳインバータと、
該一対のＣＭＯＳインバータとグランド間に接続されて
センス時にオンとされるｎチャネルＭＯＳトランジスタ
と、同一対のＣＭＯＳインバータの各々の出力端に接続
されて該出力端の電位をセンス開始前に所定レベルとす
る一対のプルダウンｎＭＯＳトランジスタとを有してな
るセンス部と、前記センス部の前段にあって、同センス
部のセンス開始時、前記一対の信号線に電流を供給する
４個のｐチャネルＭＯＳトランジスタを有してなる電流
供給手段と、前記センス部の非能動時に同センス部及び
前記電流供給手段を前記メモリセルから分離する分離手
段と、前記センス部の能動時における同センス部の出力
をラッチするラッチ回路と、を備えることをその要旨と
する。
【００１１】
【発明の実施の形態】以下、本発明のセンスアンプをス
タティックＲＡＭに適用した一実施の形態を、図１〜図
４に基づき詳細に説明する。
タティックＲＡＭに適用した一実施の形態を、図１〜図
４に基づき詳細に説明する。
【００１２】図２は、スタティックＲＡＭにおいて、メ
モリセルからのデータ読み出しに係る部分の構成を概略
的に示すものである。同図２において、メモリセルＭＣ
は行列状に配列され、その各々のメモリセルＭＣがビッ
ト線対ＢＬ，＊ＢＬ（＊は論理反転を示す）間に接続さ
れるとともに、一本のワード線ＷＬに接続されている。
また、ビット線対ＢＬ，＊ＢＬの一端間には、同ビット
線対ＢＬ，＊ＢＬを非センス時において同電位とするた
めのプリチャージ・イコライズ回路ＰＥ１が接続されて
いる。一方、ビット線対ＢＬ，＊ＢＬの他端は、同図２
に示すように、列選択用のｎＭＯＳトランジスタＱＳ
１，ＱＳ２を介して一対のデータ線ＤＬ，＊ＤＬに接続
されている。このデータ線対ＤＬ，＊ＤＬには所定数、
例えば８対の前記ビット線対ＢＬ，＊ＢＬが接続され、
また同データ線対ＤＬ，＊ＤＬ間には、前記ビット線対
ＢＬ，＊ＢＬ間と同様に、非センス時において同データ
線対ＤＬ，＊ＤＬを同電位とするためのプリチャージ・
イコライズ回路ＰＥ２が接続されている。そして、この
データ線対ＤＬ，＊ＤＬにはセンスアンプ１が接続され
ている。
モリセルからのデータ読み出しに係る部分の構成を概略
的に示すものである。同図２において、メモリセルＭＣ
は行列状に配列され、その各々のメモリセルＭＣがビッ
ト線対ＢＬ，＊ＢＬ（＊は論理反転を示す）間に接続さ
れるとともに、一本のワード線ＷＬに接続されている。
また、ビット線対ＢＬ，＊ＢＬの一端間には、同ビット
線対ＢＬ，＊ＢＬを非センス時において同電位とするた
めのプリチャージ・イコライズ回路ＰＥ１が接続されて
いる。一方、ビット線対ＢＬ，＊ＢＬの他端は、同図２
に示すように、列選択用のｎＭＯＳトランジスタＱＳ
１，ＱＳ２を介して一対のデータ線ＤＬ，＊ＤＬに接続
されている。このデータ線対ＤＬ，＊ＤＬには所定数、
例えば８対の前記ビット線対ＢＬ，＊ＢＬが接続され、
また同データ線対ＤＬ，＊ＤＬ間には、前記ビット線対
ＢＬ，＊ＢＬ間と同様に、非センス時において同データ
線対ＤＬ，＊ＤＬを同電位とするためのプリチャージ・
イコライズ回路ＰＥ２が接続されている。そして、この
データ線対ＤＬ，＊ＤＬにはセンスアンプ１が接続され
ている。
【００１３】このような構成において、所定メモリセル
ＭＣからデータ線ＤＬ，＊ＤＬへの接続は、行デコーダ
（図示略）によって所定のワード線ＷＬが選択されると
ともに、列デコーダ（図示略）によって所定の列選択線
ＳＥＬが選択され前記列選択トランジスタＱＳ１，ＱＳ
２がオンすることにより、特定のビット線対ＢＬ，＊Ｂ
Ｌのみが同データ線ＤＬ，＊ＤＬに接続されることによ
り行われる。
ＭＣからデータ線ＤＬ，＊ＤＬへの接続は、行デコーダ
（図示略）によって所定のワード線ＷＬが選択されると
ともに、列デコーダ（図示略）によって所定の列選択線
ＳＥＬが選択され前記列選択トランジスタＱＳ１，ＱＳ
２がオンすることにより、特定のビット線対ＢＬ，＊Ｂ
Ｌのみが同データ線ＤＬ，＊ＤＬに接続されることによ
り行われる。
【００１４】次に、前記センスアンプ１の構成を図１に
基づき説明する。同図１に示されるように、センスアン
プ１は、分離回路１０、電流供給回路２０、センス回路
３０及びラッチ回路４０等を備えて構成される。
基づき説明する。同図１に示されるように、センスアン
プ１は、分離回路１０、電流供給回路２０、センス回路
３０及びラッチ回路４０等を備えて構成される。
【００１５】前記分離回路１０は、一対のｎＭＯＳトラ
ンジスタ１１，１２のゲートを互いに結合したもので構
成され、同図１に示されるように、同ゲートにはセンス
アンプ１の活性化を制御する制御信号ＥＮが入力され
る。また、同トランジスタ１１，１２のドレインは各々
前記データ線ＤＬ，＊ＤＬに接続され、同トランジスタ
１１，１２のソースは各々電流供給回路２０に接続され
る。そして、この分離回路１０により、前記制御信号Ｅ
Ｎが論理ロー（Ｌ）レベルのときセンスアンプ１は前記
データ線ＤＬ，＊ＤＬと電気的に分離される。
ンジスタ１１，１２のゲートを互いに結合したもので構
成され、同図１に示されるように、同ゲートにはセンス
アンプ１の活性化を制御する制御信号ＥＮが入力され
る。また、同トランジスタ１１，１２のドレインは各々
前記データ線ＤＬ，＊ＤＬに接続され、同トランジスタ
１１，１２のソースは各々電流供給回路２０に接続され
る。そして、この分離回路１０により、前記制御信号Ｅ
Ｎが論理ロー（Ｌ）レベルのときセンスアンプ１は前記
データ線ＤＬ，＊ＤＬと電気的に分離される。
【００１６】また、前記電流供給回路２０は、４個のｐ
ＭＯＳトランジスタ２１，２２，２３，２４から構成さ
れ、センス開始時、電源電圧ＶＤＤからトランジスタ２
１及び２３を介してセンス線＊ＳＬに、同じくトランジ
スタ２２及び２４を介してセンス線ＳＬに電流を供給す
る。その供給の制御は、同１図に示すように、ｐＭＯＳ
トランジスタ２３及び同トランジスタ２４のゲートに印
加される制御信号＊ＥＮにより行われる。なお、トラン
ジスタ２３及び２４のソース出力をセンス線対ＳＬ，＊
ＳＬに対してクロスさせるのは、センスロジックの調整
をとるためである。すなわち、ｐＭＯＳトランジスタ２
１，２２のゲート電圧とソース・ドレイン電流の特性に
より、ゲート電圧の低い方（センス線対ＳＬ，＊ＳＬの
電圧の低い方）が先に「オン」し、そのとき、電源電圧
ＶＤＤからの電圧及び電流供給を論理Ｈレベル側のセン
ス線に行うためである。
ＭＯＳトランジスタ２１，２２，２３，２４から構成さ
れ、センス開始時、電源電圧ＶＤＤからトランジスタ２
１及び２３を介してセンス線＊ＳＬに、同じくトランジ
スタ２２及び２４を介してセンス線ＳＬに電流を供給す
る。その供給の制御は、同１図に示すように、ｐＭＯＳ
トランジスタ２３及び同トランジスタ２４のゲートに印
加される制御信号＊ＥＮにより行われる。なお、トラン
ジスタ２３及び２４のソース出力をセンス線対ＳＬ，＊
ＳＬに対してクロスさせるのは、センスロジックの調整
をとるためである。すなわち、ｐＭＯＳトランジスタ２
１，２２のゲート電圧とソース・ドレイン電流の特性に
より、ゲート電圧の低い方（センス線対ＳＬ，＊ＳＬの
電圧の低い方）が先に「オン」し、そのとき、電源電圧
ＶＤＤからの電圧及び電流供給を論理Ｈレベル側のセン
ス線に行うためである。
【００１７】また、センス回路３０は、２個のＣＭＯＳ
インバータ３１，３２の入出力がクロスカップル接続さ
れるとともに、各インバータ３１，３２の出力端ＳＡ
Ｏ，＊ＳＡＯにプルダウンｎＭＯＳトランジスタ３５，
３６が接続されている。このプルダウンｎＭＯＳトラン
ジスタ３５，３６のゲートには前記制御信号＊ＥＮが印
加され、同制御信号＊ＥＮが論理Ｈレベルのときに前記
各インバータ３１，３２の出力端ＳＡＯ，＊ＳＡＯは、
例えばグランド（ＧＮＤ）レベルにイコライズされる。
また、各インバータ３１，３２のｐＭＯＳトランジスタ
３１ａ，３２ａのソース端子は各々センス線対ＳＬ，＊
ＳＬ（データ線対ＤＬ，＊ＤＬ）と接続し、同インバー
タ３１，３２のｎＭＯＳトランジスタ３１ｂ，３２ｂの
ソース端子は各々共通接続されるとともにその共通接続
点にはスイッチｎＭＯＳトランジスタ３７が接続されて
いる。このスイッチｎＭＯＳトランジスタ３７のゲート
には前記制御信号ＥＮが印加され、同制御信号ＥＮが論
理Ｈレベルのときセンス回路３０（センスアンプ１）が
活性化され、メモリデータのセンス及びラッチ動作が開
始される。
インバータ３１，３２の入出力がクロスカップル接続さ
れるとともに、各インバータ３１，３２の出力端ＳＡ
Ｏ，＊ＳＡＯにプルダウンｎＭＯＳトランジスタ３５，
３６が接続されている。このプルダウンｎＭＯＳトラン
ジスタ３５，３６のゲートには前記制御信号＊ＥＮが印
加され、同制御信号＊ＥＮが論理Ｈレベルのときに前記
各インバータ３１，３２の出力端ＳＡＯ，＊ＳＡＯは、
例えばグランド（ＧＮＤ）レベルにイコライズされる。
また、各インバータ３１，３２のｐＭＯＳトランジスタ
３１ａ，３２ａのソース端子は各々センス線対ＳＬ，＊
ＳＬ（データ線対ＤＬ，＊ＤＬ）と接続し、同インバー
タ３１，３２のｎＭＯＳトランジスタ３１ｂ，３２ｂの
ソース端子は各々共通接続されるとともにその共通接続
点にはスイッチｎＭＯＳトランジスタ３７が接続されて
いる。このスイッチｎＭＯＳトランジスタ３７のゲート
には前記制御信号ＥＮが印加され、同制御信号ＥＮが論
理Ｈレベルのときセンス回路３０（センスアンプ１）が
活性化され、メモリデータのセンス及びラッチ動作が開
始される。
【００１８】このセンス回路３０からのデータは出力端
ＳＡＯ，＊ＳＡＯからラッチ回路４０に送られ、同セン
スデータがラッチされる。このラッチ回路４０は、同図
１に示すように、２個のインバータ回路４１，４２、及
び２個のナンド回路４３，４４から構成される周知のも
のである。
ＳＡＯ，＊ＳＡＯからラッチ回路４０に送られ、同セン
スデータがラッチされる。このラッチ回路４０は、同図
１に示すように、２個のインバータ回路４１，４２、及
び２個のナンド回路４３，４４から構成される周知のも
のである。
【００１９】次に、上記構成によるセンスアンプ１の動
作を、図３に示すタイムチャートを参照して説明する。
なお、同図３に示す以前の時刻において、ビット線対Ｂ
Ｌ，＊ＢＬ及びデータ線対ＤＬ，＊ＤＬは、各々前記プ
リチャージ・イコライズ回路ＰＥ１，ＰＥ２により論理
Ｈレベルにプリチャージされているものとする（図３
（ｂ）、図３（ｄ））。また、図３（ｈ）に示すよう
に、センス回路の出力端ＳＡＯ，＊ＳＡＯはグランドレ
ベルにイコライズされているものとする。さらに、デー
タを読み出すメモリセルＭＣのアドレス指定はすでに終
了しているものとする。
作を、図３に示すタイムチャートを参照して説明する。
なお、同図３に示す以前の時刻において、ビット線対Ｂ
Ｌ，＊ＢＬ及びデータ線対ＤＬ，＊ＤＬは、各々前記プ
リチャージ・イコライズ回路ＰＥ１，ＰＥ２により論理
Ｈレベルにプリチャージされているものとする（図３
（ｂ）、図３（ｄ））。また、図３（ｈ）に示すよう
に、センス回路の出力端ＳＡＯ，＊ＳＡＯはグランドレ
ベルにイコライズされているものとする。さらに、デー
タを読み出すメモリセルＭＣのアドレス指定はすでに終
了しているものとする。
【００２０】さて、図３に示す時刻ｔ０において、デー
タを読み出すメモリセルＭＣを指定するためのワード線
選択パルスＷＬ及びビット線対選択パルスＳＥＬがほぼ
同時に立ち上がりを開始し、所定のワード線ＷＬ及びビ
ット線対ＢＬ，＊ＢＬが選択されるものとする（図３
（ａ）、図３（ｃ））。なお、これらの選択パルスは、
各々図示しない行アドレス信号及び列アドレス信号に基
づき生成される。すると、図３（ｂ）に示すように、論
理Ｈレベルにプリチャージされたビット線対ＢＬ，＊Ｂ
Ｌのうち一方が論理Ｌレベルに向けてゆっくり変化して
いく。そして、図３（ｄ）に示すように、このビット線
対ＢＬ，＊ＢＬの変化に対応して、データ線対ＤＬ，＊
ＤＬも同様にそのうち一方が論理Ｌレベルに向けてゆっ
くり変化していく。
タを読み出すメモリセルＭＣを指定するためのワード線
選択パルスＷＬ及びビット線対選択パルスＳＥＬがほぼ
同時に立ち上がりを開始し、所定のワード線ＷＬ及びビ
ット線対ＢＬ，＊ＢＬが選択されるものとする（図３
（ａ）、図３（ｃ））。なお、これらの選択パルスは、
各々図示しない行アドレス信号及び列アドレス信号に基
づき生成される。すると、図３（ｂ）に示すように、論
理Ｈレベルにプリチャージされたビット線対ＢＬ，＊Ｂ
Ｌのうち一方が論理Ｌレベルに向けてゆっくり変化して
いく。そして、図３（ｄ）に示すように、このビット線
対ＢＬ，＊ＢＬの変化に対応して、データ線対ＤＬ，＊
ＤＬも同様にそのうち一方が論理Ｌレベルに向けてゆっ
くり変化していく。
【００２１】次に、図３に示す時刻ｔ１において、制御
信号ＥＮが立ち上がりを開始するとともに、制御信号＊
ＥＮが立ち下がりを開始すると、図１に示したセンスア
ンプ１が活性化される。すなわち、同図１において分離
回路１０の一対のｎＭＯＳトランジスタ１１，１２が
「オン」となり、データ線対ＤＬ，＊ＤＬとセンス線対
ＳＬ，＊ＳＬとが結合される。また、センス回路３０の
プルダウンｎＭＯＳトランジスタ３５，３６が「オフ」
し、同回路３０のスイッチｎＭＯＳトランジスタ３７が
「オン」するため、センス回路３０はセンス動作を開始
する。
信号ＥＮが立ち上がりを開始するとともに、制御信号＊
ＥＮが立ち下がりを開始すると、図１に示したセンスア
ンプ１が活性化される。すなわち、同図１において分離
回路１０の一対のｎＭＯＳトランジスタ１１，１２が
「オン」となり、データ線対ＤＬ，＊ＤＬとセンス線対
ＳＬ，＊ＳＬとが結合される。また、センス回路３０の
プルダウンｎＭＯＳトランジスタ３５，３６が「オフ」
し、同回路３０のスイッチｎＭＯＳトランジスタ３７が
「オン」するため、センス回路３０はセンス動作を開始
する。
【００２２】ところで、本実施の形態のセンスアンプ１
においては、上述したように、このセンス回路３０の入
力側に電流供給回路２０を設けているため同センス回路
３０のセンス速度を速めることができる。すなわち、制
御信号＊ＥＮが立ち下がると、図１に示す電流供給回路
２０のｐＭＯＳトランジスタ２３，２４が「オン」し、
同回路２０のｐＭＯＳトランジスタ２１，２２のゲート
電圧に応じた電流が、印加される電源電圧ＶＤＤによっ
て、前記トランジスタ２３，２４を介してセンス回路３
０に供給される。具体的には、センス線対ＳＬ，＊ＳＬ
の内、論理Ｈレベルのセンス線のみに速く電源電圧ＶＤ
Ｄが印加されるようになる。そのときのセンス線対Ｓ
Ｌ，＊ＳＬ及びセンス回路３０のセンス出力ＳＡＯ，＊
ＳＡＯの電圧変化を、図３（ｇ）及び図３（ｈ）にて示
す。なお、同図３（ｇ）において、ＶｔｈｐはｐＭＯＳ
トランジスタの閾値電圧を示し、同図３（ｈ）におい
て、ＶｔｈｎはｎＭＯＳトランジスタの閾値電圧を示
す。また、図３（ｈ）の破線はセンスアンプ１に電流供
給回路２０がない場合を示し、同図３（ｈ）に示すよう
に、同電流供給回路２０があると前記出力端ＳＡＯ，＊
ＳＡＯの電圧変化は速くなる。これは、上述したよう
に、電流供給回路２０により電源電圧ＶＤＤから電流を
センス回路３０に供給して、センス出力端ＳＡＯ，＊Ｓ
ＡＯ、すなわち、図１に示すｐＭＯＳトランジスタ３１
ａ，３２ａのいずれかのドレイン端をより速く論理Ｈレ
ベルに充電することができるからである。なお、図３
（ｈ）において、ＶｔｈｎはｎＭＯＳトランジスタの閾
値電圧を示す。
においては、上述したように、このセンス回路３０の入
力側に電流供給回路２０を設けているため同センス回路
３０のセンス速度を速めることができる。すなわち、制
御信号＊ＥＮが立ち下がると、図１に示す電流供給回路
２０のｐＭＯＳトランジスタ２３，２４が「オン」し、
同回路２０のｐＭＯＳトランジスタ２１，２２のゲート
電圧に応じた電流が、印加される電源電圧ＶＤＤによっ
て、前記トランジスタ２３，２４を介してセンス回路３
０に供給される。具体的には、センス線対ＳＬ，＊ＳＬ
の内、論理Ｈレベルのセンス線のみに速く電源電圧ＶＤ
Ｄが印加されるようになる。そのときのセンス線対Ｓ
Ｌ，＊ＳＬ及びセンス回路３０のセンス出力ＳＡＯ，＊
ＳＡＯの電圧変化を、図３（ｇ）及び図３（ｈ）にて示
す。なお、同図３（ｇ）において、ＶｔｈｐはｐＭＯＳ
トランジスタの閾値電圧を示し、同図３（ｈ）におい
て、ＶｔｈｎはｎＭＯＳトランジスタの閾値電圧を示
す。また、図３（ｈ）の破線はセンスアンプ１に電流供
給回路２０がない場合を示し、同図３（ｈ）に示すよう
に、同電流供給回路２０があると前記出力端ＳＡＯ，＊
ＳＡＯの電圧変化は速くなる。これは、上述したよう
に、電流供給回路２０により電源電圧ＶＤＤから電流を
センス回路３０に供給して、センス出力端ＳＡＯ，＊Ｓ
ＡＯ、すなわち、図１に示すｐＭＯＳトランジスタ３１
ａ，３２ａのいずれかのドレイン端をより速く論理Ｈレ
ベルに充電することができるからである。なお、図３
（ｈ）において、ＶｔｈｎはｎＭＯＳトランジスタの閾
値電圧を示す。
【００２３】次に、センス回路３０のセンス出力は、図
１に示すラッチ回路４０に入力され同ラッチ回路４０で
次のメモリデータ読み出し時までラッチされるともに、
読み出しデータＤｏｕｔ，＊Ｄｏｕｔがセンスアンプ出
力端子４５ａ，４５ｂから出力される。この読み出しデ
ータＤｏｕｔ，＊Ｄｏｕｔの推移を図３（ｉ）に示す。
なお、図３（ｉ）の破線は電流供給回路２０がない場合
を示し、同図３（ｉ）の矢印は、制御信号ＥＮ及び＊Ｅ
Ｎによりセンスアンプ１が活性化されてから読み出しデ
ータＤｏｕｔ，＊Ｄｏｕｔが読み出されるまでの時間、
すなわち遅延時間τｄを示す。同図３（ｉ）に示される
ように、遅延時間τｄは、上述したように電流供給回路
２０によってセンス時間が短縮されるため、電流供給回
路２０がない場合の遅延時間τｄ０より短縮される。こ
の遅延時間τｄ及びτｄ０とビット線電位差ΔＶとの関
係を図４に示す。同図４に示されるように、電流供給回
路２０がない場合に比べ、所定値以上のビット線電位差
ΔＶにおいて、遅延時間τｄが大きく改善される。
１に示すラッチ回路４０に入力され同ラッチ回路４０で
次のメモリデータ読み出し時までラッチされるともに、
読み出しデータＤｏｕｔ，＊Ｄｏｕｔがセンスアンプ出
力端子４５ａ，４５ｂから出力される。この読み出しデ
ータＤｏｕｔ，＊Ｄｏｕｔの推移を図３（ｉ）に示す。
なお、図３（ｉ）の破線は電流供給回路２０がない場合
を示し、同図３（ｉ）の矢印は、制御信号ＥＮ及び＊Ｅ
Ｎによりセンスアンプ１が活性化されてから読み出しデ
ータＤｏｕｔ，＊Ｄｏｕｔが読み出されるまでの時間、
すなわち遅延時間τｄを示す。同図３（ｉ）に示される
ように、遅延時間τｄは、上述したように電流供給回路
２０によってセンス時間が短縮されるため、電流供給回
路２０がない場合の遅延時間τｄ０より短縮される。こ
の遅延時間τｄ及びτｄ０とビット線電位差ΔＶとの関
係を図４に示す。同図４に示されるように、電流供給回
路２０がない場合に比べ、所定値以上のビット線電位差
ΔＶにおいて、遅延時間τｄが大きく改善される。
【００２４】以上説明した実施の形態によって得られる
効果について、以下に記載する。 （１）本実施の形態によれば、センス回路３０のセンス
速度が速められ、センスアンプ１が活性化されてから読
み出しデータＤｏｕｔ，＊Ｄｏｕｔが読み出されるまで
の遅延時間τｄが大きく改善される。すなわち、本セン
スアンプ１によれば、スタティックＲＡＭのデータ読み
出し時、電流供給回路２０及びセンス回路３０等を備え
るため低消費電力であるとともに、そのアクセス速度を
高速化することができる。
効果について、以下に記載する。 （１）本実施の形態によれば、センス回路３０のセンス
速度が速められ、センスアンプ１が活性化されてから読
み出しデータＤｏｕｔ，＊Ｄｏｕｔが読み出されるまで
の遅延時間τｄが大きく改善される。すなわち、本セン
スアンプ１によれば、スタティックＲＡＭのデータ読み
出し時、電流供給回路２０及びセンス回路３０等を備え
るため低消費電力であるとともに、そのアクセス速度を
高速化することができる。
【００２５】（２）本実施の形態によれば、センス回路
３０の後段にラッチ回路４０を設けているため、スタン
バイ状態時、同センス回路３０の出力端子ＳＡＯ，＊Ｓ
ＡＯをプルダウンしてグランドレベルにイコライズして
次の動作に備えることができる。また、図３（ｅ）及び
図３（ｆ）に示す制御信号ＥＮ及び＊ＥＮの論理Ｈレベ
ル（論理Ｌレベル）期間等を適宜に設定することができ
る。
３０の後段にラッチ回路４０を設けているため、スタン
バイ状態時、同センス回路３０の出力端子ＳＡＯ，＊Ｓ
ＡＯをプルダウンしてグランドレベルにイコライズして
次の動作に備えることができる。また、図３（ｅ）及び
図３（ｆ）に示す制御信号ＥＮ及び＊ＥＮの論理Ｈレベ
ル（論理Ｌレベル）期間等を適宜に設定することができ
る。
【００２６】なお、この実施の形態は、次のように変更
して具体化することも可能である。 ・本実施の形態においては、電流供給回路２０を、図１
に示されるように、４個のｐＭＯＳトランジスタ２１，
２２，２３，２４によって構成する例を示したがこれに
限定されない。例えば、同電流供給回路２０を、２個の
ｎＭＯＳトランジスタ等によって構成されるものとして
もよい。
して具体化することも可能である。 ・本実施の形態においては、電流供給回路２０を、図１
に示されるように、４個のｐＭＯＳトランジスタ２１，
２２，２３，２４によって構成する例を示したがこれに
限定されない。例えば、同電流供給回路２０を、２個の
ｎＭＯＳトランジスタ等によって構成されるものとして
もよい。
【００２７】・本実施の形態においては、センス回路３
０の一対のインバータをＣＭＯＳインバータ３１，３２
によって構成する例を示したがこれに限らず、例えば同
インバータはＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓ
emiconductor）等他の構造の電界効果トランジスタによ
って構成されものとしてもよい。また同様に、電流供給
回路２０を構成するトランジスタもＭＮＯＳ等によって
構成されものとしてもよい。
０の一対のインバータをＣＭＯＳインバータ３１，３２
によって構成する例を示したがこれに限らず、例えば同
インバータはＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓ
emiconductor）等他の構造の電界効果トランジスタによ
って構成されものとしてもよい。また同様に、電流供給
回路２０を構成するトランジスタもＭＮＯＳ等によって
構成されものとしてもよい。
【００２８】・本実施の形態においては、センスアンプ
１をスタティックＲＡＭに適用する例を示したがこれ限
定されず、例えば同センスアンプ１をダイナミックＲＡ
Ｍのデータ読み出し回路に適用してもよい。
１をスタティックＲＡＭに適用する例を示したがこれ限
定されず、例えば同センスアンプ１をダイナミックＲＡ
Ｍのデータ読み出し回路に適用してもよい。
【００２９】その他、前記実施の形態から把握できる請
求項以外の技術的思想について、以下にその効果ととも
に記載する。 （１）前記半導体メモリセルはスタティックＲＡＭを構
成するメモリセルであることを特徴とする請求項１〜５
の何れかに記載のセンスアンプ。
求項以外の技術的思想について、以下にその効果ととも
に記載する。 （１）前記半導体メモリセルはスタティックＲＡＭを構
成するメモリセルであることを特徴とする請求項１〜５
の何れかに記載のセンスアンプ。
【００３０】同構成によれば、スタティックＲＡＭのデ
ータ読み出し動作がより高速化される。
ータ読み出し動作がより高速化される。
【００３１】
【発明の効果】請求項１記載の発明によれば、センス
時、電流供給手段からセンス部に電流を供給するため、
同センス部のセンス速度を速めることができる。
時、電流供給手段からセンス部に電流を供給するため、
同センス部のセンス速度を速めることができる。
【００３２】請求項２記載の発明によれば、センス時、
センス部は低消費電力であるととも、そのセンス速度を
好適に速めることができる。請求項３記載の発明によれ
ば、前記電流供給手段及びセンス部を好適に構成でき
る。
センス部は低消費電力であるととも、そのセンス速度を
好適に速めることができる。請求項３記載の発明によれ
ば、前記電流供給手段及びセンス部を好適に構成でき
る。
【００３３】請求項４記載の発明によれば、センスアン
プの消費電力をさらに低下させることができるととも
に、センス部の制御を好適に行うことができる。請求項
５記載の発明によれば、低消費電力であるとともにより
高速な読み出し動作を可能とするセンスアンプを好適に
構成できる。
プの消費電力をさらに低下させることができるととも
に、センス部の制御を好適に行うことができる。請求項
５記載の発明によれば、低消費電力であるとともにより
高速な読み出し動作を可能とするセンスアンプを好適に
構成できる。
【図１】この発明に係るセンスアンプの一実施の形態を
示す回路図。
示す回路図。
【図２】メモリセルの読み出しに係る構成を示す構成
図。
図。
【図３】同実施の形態のセンスアンプの動作例を示すタ
イムチャート。
イムチャート。
【図４】遅延時間とビット電位差の関係を示す線図。
【図５】従来のセンスアンプを示す回路図。
１…センスアンプ １０…分離回路 ２０…電流供給回路 ２１，２２，２３，２４…ｐＭＯＳトランジスタ ３０…センス回路 ３１，３２…ＣＭＯＳインバータ ３５，３６…プルダウンｎＭＯＳトランジスタ ３７…スイッチｎＭＯＳトランジスタ ４０…ラッチ回路
Claims (5)
- 【請求項１】半導体メモリのメモリセルに接続された一
対の信号線間に設けられて該信号線間の電位差を増幅す
るセンスアンプであって、 センス時、センス部に電流を供給する電流供給手段を備
えることを特徴とするセンスアンプ。 - 【請求項２】請求項１記載のセンスアンプにおいて、 前記センス部は前記一対の信号線間の電位差に基づいて
同一対の信号線上の信号を増幅するものであり、前記電
流供給手段は同センス部のセンス開始時これに電流を供
給するものであることを特徴とするセンスアンプ。 - 【請求項３】前記センス部は、各々ｐチャネル電界効果
トランジスタ及びｎチャネル電界効果トランジスタによ
って構成されるとともに同ｐチャネル電界効果トランジ
スタのソース側に前記一対の信号線からの信号を入力
し、その入出力がクロスカップル接続される一対のイン
バータと、該一対のインバータとグランド間に接続され
てセンス時にオンとされるｎチャネル電界効果トランジ
スタと、同一対のインバータの各々の出力端に接続され
て該出力端の電位をセンス開始前に所定レベルとする一
対のプルダウンｎチャネル電界効果トランジスタとを有
してなり、 前記電流供給手段は、前記センス部の前段にあって、同
センス部のセンス開始時、前記一対の信号線に電流を供
給する４個のｐチャネル電界効果トランジスタを有して
なることを特徴とする請求項１または２記載のセンスア
ンプ。 - 【請求項４】請求項２または３記載のセンスアンプにお
いて、 前記センス部の非能動時に同センス部及び前記電流供給
手段を前記メモリセルから分離する分離手段と、 前記センス部の能動時における同センス部の出力をラッ
チするラッチ回路とを更に備えることを特徴とするセン
スアンプ。 - 【請求項５】半導体メモリのメモリセルに接続された一
対の信号線間に設けられて該信号線間の電位差を増幅す
るセンスアンプであって、 各々ｐチャネルＭＯＳトランジスタのソース側に前記一
対の信号線からの信号を入力し、その入出力がクロスカ
ップル接続される一対のＣＭＯＳインバータと、該一対
のＣＭＯＳインバータとグランド間に接続されてセンス
時にオンとされるｎチャネルＭＯＳトランジスタと、同
一対のＣＭＯＳインバータの各々の出力端に接続されて
該出力端の電位をセンス開始前に所定レベルとする一対
のプルダウンｎチャネルＭＯＳトランジスタとを有して
なるセンス部と、 前記センス部の前段にあって、同センス部のセンス開始
時、前記一対の信号線に電流を供給する４個のｐチャネ
ルＭＯＳトランジスタを有してなる電流供給手段と、 前記センス部の非能動時に同センス部及び前記電流供給
手段を前記メモリセルから分離する分離手段と、 前記センス部の能動時における同センス部の出力をラッ
チするラッチ回路と、 を備えることを特徴とするセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5674398A JPH11260064A (ja) | 1998-03-09 | 1998-03-09 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5674398A JPH11260064A (ja) | 1998-03-09 | 1998-03-09 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260064A true JPH11260064A (ja) | 1999-09-24 |
Family
ID=13036024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5674398A Pending JPH11260064A (ja) | 1998-03-09 | 1998-03-09 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11260064A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657903B2 (en) | 2001-08-24 | 2003-12-02 | Hynix Semiconductor Inc. | Circuit for generating power-up signal |
| US6885222B2 (en) | 2003-02-03 | 2005-04-26 | Oki Electric Industry Co., Ltd. | High-speed cross-coupled sense amplifier |
| DE10253872B4 (de) * | 2001-11-19 | 2007-04-19 | Samsung Electronics Co., Ltd., Suwon | Speicherbauelement mit Abtastverstärkerschaltung |
| KR100823817B1 (ko) * | 2002-06-25 | 2008-04-21 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
| JP2010192021A (ja) * | 2009-02-17 | 2010-09-02 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| JP2013157051A (ja) * | 2012-01-30 | 2013-08-15 | Renesas Electronics Corp | 半導体装置 |
| CN104681054A (zh) * | 2015-03-11 | 2015-06-03 | 中国科学院上海微***与信息技术研究所 | 一种应用于静态随机存储器电路的灵敏放大器 |
| CN104681055A (zh) * | 2015-03-11 | 2015-06-03 | 中国科学院上海微***与信息技术研究所 | 一种应用于静态随机存储器电路的高速电流灵敏放大器 |
| GB2529861A (en) * | 2014-09-04 | 2016-03-09 | Ibm | Current-mode sense amplifier |
-
1998
- 1998-03-09 JP JP5674398A patent/JPH11260064A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657903B2 (en) | 2001-08-24 | 2003-12-02 | Hynix Semiconductor Inc. | Circuit for generating power-up signal |
| DE10253872B4 (de) * | 2001-11-19 | 2007-04-19 | Samsung Electronics Co., Ltd., Suwon | Speicherbauelement mit Abtastverstärkerschaltung |
| KR100823817B1 (ko) * | 2002-06-25 | 2008-04-21 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
| US6885222B2 (en) | 2003-02-03 | 2005-04-26 | Oki Electric Industry Co., Ltd. | High-speed cross-coupled sense amplifier |
| JP2010192021A (ja) * | 2009-02-17 | 2010-09-02 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| JP2013157051A (ja) * | 2012-01-30 | 2013-08-15 | Renesas Electronics Corp | 半導体装置 |
| US9214222B2 (en) | 2012-01-30 | 2015-12-15 | Renesas Electronics Corporation | Semiconductor device having timing control for read-write memory access operations |
| GB2529861A (en) * | 2014-09-04 | 2016-03-09 | Ibm | Current-mode sense amplifier |
| CN104681054A (zh) * | 2015-03-11 | 2015-06-03 | 中国科学院上海微***与信息技术研究所 | 一种应用于静态随机存储器电路的灵敏放大器 |
| CN104681055A (zh) * | 2015-03-11 | 2015-06-03 | 中国科学院上海微***与信息技术研究所 | 一种应用于静态随机存储器电路的高速电流灵敏放大器 |
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