JP2883366B2 - Attenuation circuit - Google Patents
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はテレビジョン受像機又はビデオテープレコー
ダ等で用いられるリニア集積回路におけるアテネート回
路に関する。The present invention relates to an attenuator circuit in a linear integrated circuit used in a television receiver, a video tape recorder, or the like.
（従来の技術） 従来、リニア集積回路内で用いられるアテネート回路
は例えば第３図に示すような構成を有している。即ち、
トランジスタQ1による増幅回路を抵抗R2≦R1とすること
によってアテネート回路として使用した例である。しか
し、トランジスタQ1のエミッタ抵抗が変動するため、出
力信号の歪み及びリニアリティの劣化が目立つという欠
点があった。(Prior Art) Conventionally, an attenuator circuit used in a linear integrated circuit has a configuration as shown in FIG. 3, for example. That is,
This is an example in which an amplifier circuit using a transistor Q1 is used as an attenuator circuit by setting a resistance R2 ≦ R1. However, since the emitter resistance of the transistor Q1 fluctuates, there is a drawback that distortion of an output signal and deterioration of linearity are conspicuous.
第４図は従来のアテネート回路の他の例であるが、ト
ランジスタQ2、Q3から成り出力信号を抵抗R3、R4の分割
点から取り出すことによって、入力信号をアテネートし
ている。この例では入力信号Vinの振幅の上下に伴うト
ランジスタQ2のエミッタ抵抗の変動分をトランジスタQ3
のエミッタ抵抗の変動分で打ち消し、出力信号の歪み及
びリニアリティの劣化を減少させている。FIG. 4 shows another example of the conventional attenuating circuit, in which an input signal is attenuated by taking out an output signal composed of transistors Q2 and Q3 from a dividing point of resistors R3 and R4. In this example, the variation of the emitter resistance of the transistor Q2 due to the change in the amplitude of the input signal Vin
Of the output signal, the distortion of the output signal and the deterioration of the linearity are reduced.
ここで、上記第３、第４図に示した回路とも、入力信
号Vinとして直流電圧の保存が重要な場合、例えば入力
信号としてクランプされたビデオ信号が入力された場
合、入力側に対する出力側の直流電圧が大きく変動して
しまう不都合があった。この不都合を解消して入力直流
電圧を保持するためには、直流電圧レベルシフト回路を
付設しなければならないが、これにてもレベルシフト回
路にばらつきがあるため、入力直流電圧の保存を厳密に
行うことが困難であるという欠点があった。Here, in both the circuits shown in FIGS. 3 and 4, when the preservation of the DC voltage is important as the input signal Vin, for example, when the clamped video signal is input as the input signal, There is a disadvantage that the DC voltage fluctuates greatly. In order to eliminate this inconvenience and maintain the input DC voltage, a DC voltage level shift circuit must be provided, but since the level shift circuit also has variations, the storage of the input DC voltage must be strictly controlled. There was a drawback that it was difficult to perform.
第５図は入力信号の直流電圧の保存を考慮した従来の
アテネート回路例を示した図である。本例では、トラン
ジスタQ4のベースに第６図（Ａ）に示すような入力信号
が印加されると、トランジスタQ4のエミッタを流れる前
記入力信号に対応する電流はトランジスタQ6のベース電
流となる。このベース電流に対応するトランジスタQ6の
エミッタ電流に対応する電流がトランジスタQ10のベー
ス電流となるため、結局、入力信号に対応する第６図
（Ｂ）に示すような出力信号がトランジスタQ10のエミ
ッタから出力される。ここで、トランジスタQ4の出力信
号として、シンクチップが2.0Vにクランプされた1Vppの
ビデオ信号が入力された場合、トランジスタQ5のベース
直流電圧としてVB4（クランプ回路使用されている2.0
V）が与えられ、図中、i1＝i2及びi3＝i5が成立する。
更に、トランジスタQ4〜Q10までのベース・エミッタ間
電圧VBEがほとんど等しいとすると、トランジスタQ10の
エミッタから出力される出力信号のシンクチップ電圧は
ほぼ2.0Vとなり、入力信号の直流電圧がかなり厳密に保
存される。FIG. 5 is a diagram showing an example of a conventional attenuating circuit in consideration of preservation of a DC voltage of an input signal. In this example, when an input signal as shown in FIG. 6A is applied to the base of the transistor Q4, a current corresponding to the input signal flowing through the emitter of the transistor Q4 becomes a base current of the transistor Q6. Since the current corresponding to the emitter current of the transistor Q6 corresponding to the base current becomes the base current of the transistor Q10, an output signal corresponding to the input signal as shown in FIG. Is output. Here, when a video signal of 1 Vpp in which the sync tip is clamped to 2.0 V is input as an output signal of the transistor Q4, V B4 (the voltage of 2.0 V used by the clamp circuit is used as the base DC voltage of the transistor Q5).
V), i 1 = i 2 and i 3 = i 5 hold in the figure.
Further, assuming that the base-emitter voltages V BE of the transistors Q4 to Q10 are almost equal, the sink tip voltage of the output signal output from the emitter of the transistor Q10 becomes almost 2.0V, and the DC voltage of the input signal becomes quite strict. Will be saved.
しかし、第５図の回路では、トランジスタQ4、Q5のエ
ミッタ電流はトランジスタQ4のベースに入力された信号
レベルに応じて変動してしまうため、トランジスタQ6の
ベース端に生じる信号はリニアリティが劣化し、歪みが
生じるという欠点があった。例えば、R5＝R6＝10KΩ、i
1＝i2＝0.1（mA）とし、トランジスタQ6のベース電流を
無視すると、トランジスタQ4のベースに入力される信号
のシンクチップが2.0Vの時には、I4E＝I5E（I4E，I5Eは
トランジスタQ4,Q5のエミッタ電流）となっているた
め、トランジスタQ6のベースは、2.0−V4BE＝1.3（Ｖ）
となる。（V4BEはトランジスタQ4のベース・エミッタ間
電圧）。しかし、トランジスタQ4のベースに入力される
前記信号レベルが3.0Vに成った場合、トランジスタQ4の
エミッタからトランジスタQ5のエミッタに（3.0−2.0）
／（10KΩ＋10KΩ）＝50（μＡ）の電流が流れ込むた
め、I4E＝0.15（mA）となる。このため、トランジスタQ
4のエミッタ抵抗はr4e＝30/I4E＝200（Ω）、トランジ
スタQ5のエミッタ抵抗はr5E＝30/I5E＝600（Ω）となる
ので、トランジスタQ6のベースに供給される信号のレベ
ル（ｐ−ｐ値）は（3.0−2.0）×（10＋0.6）／（10＋
0.6＋10＋0.2）＝0.51（Ｖ）となり、本来0.5（Ｖ）に
なるべきところがエミッタ電流の変化により0.51（Ｖ）
に変動している。However, in the circuit of FIG. 5, since the emitter currents of the transistors Q4 and Q5 fluctuate according to the signal level input to the base of the transistor Q4, the signal generated at the base end of the transistor Q6 has poor linearity. There is a disadvantage that distortion occurs. For example, R5 = R6 = 10KΩ, i
When 1 = i 2 = 0.1 (mA) and ignoring the base current of the transistor Q6, when the sink tip of the signal input to the base of the transistor Q4 is 2.0V, I 4E = I 5E (I 4E and I 5E are (The emitter currents of the transistors Q4 and Q5), the base of the transistor Q6 is 2.0−V 4BE = 1.3 (V)
Becomes ( V4BE is the base-emitter voltage of transistor Q4). However, when the signal level input to the base of the transistor Q4 reaches 3.0 V, (3.0-2.0) is applied from the emitter of the transistor Q4 to the emitter of the transistor Q5.
Since a current of / (10 KΩ + 10 KΩ) = 50 (μA) flows, I 4E = 0.15 (mA). Therefore, transistor Q
Since the emitter resistance of 4 is r 4e = 30 / I 4E = 200 (Ω) and the emitter resistance of transistor Q5 is r 5E = 30 / I 5E = 600 (Ω), the signal supplied to the base of transistor Q6 is The level (pp value) is (3.0-2.0) × (10 + 0.6) / (10+
(0.6 + 10 + 0.2) = 0.51 (V), which should be 0.5 (V) because of the change in emitter current.
Has fluctuated.
即ち、入力信号レベルが大きく変動すればするほど、
トランジスタQ6のベースに現れるアテネート信号のリニ
アリティが劣化し歪みが増大する。この傾向は抵抗R5、
R6を小さくするほど、又は図中の電流i1、i2を小さくす
るほど顕著になる。逆に、エミッタリニアリティを良く
するためには、電流i1，i2を大きくするか又は抵抗R5,R
6を大きくするかのいずれかとなる。しかし、電流i1，i
2を大きくすることは回路の低消費電力化に反し、一
方、抵抗R5とR6を大きくすると、トランジスタQ6のベー
ス側容量により周波数特性が劣化してくるため、回路の
広帯域化を図ることが困難になるという欠点があった。That is, the more the input signal level fluctuates, the more
The linearity of the attenuate signal appearing at the base of the transistor Q6 is degraded and distortion increases. This trend is due to the resistance R5,
It becomes more remarkable as R6 is reduced or as the currents i 1 and i 2 in the figure are reduced. Conversely, in order to improve the emitter linearity, the currents i 1 and i 2 are increased or the resistances R5 and R5 are increased.
Either make 6 larger. However, the current i 1 , i
Increasing 2 is contrary to the circuit's low power consumption, while increasing resistors R5 and R6 deteriorates the frequency characteristics due to the base-side capacitance of transistor Q6, making it difficult to widen the circuit. Had the disadvantage of becoming
（発明が解決しようとする課題） 上記の如く従来のリニア集積回路ないで用いられるア
テネート回路では、ビデオ信号等をアテネートする場合
に、入力信号のDC電圧が出力信号の直流電圧（DC電圧）
に対してずれてしまったり、ばらつきが生じる等の問題
があった。又入力信号のDC電圧が出力信号側で確保でき
る回路では、出力信号のリニアリティが劣化したり歪み
が増大するという欠点があった。(Problems to be Solved by the Invention) In the attenuating circuit used without the conventional linear integrated circuit as described above, when attenuating a video signal or the like, the DC voltage of the input signal is changed to the DC voltage of the output signal (DC voltage).
There are problems such as deviation and variation. Further, in a circuit in which the DC voltage of the input signal can be secured on the output signal side, there is a disadvantage that the linearity of the output signal is deteriorated and the distortion is increased.
そこで本発明は上記の欠点を除去するもので、入力信
号のDC電圧を出力側で正確に確保でき、且つ消費電力を
増大させることなく出力信号のリニアリティの劣化およ
び歪みの増大を防止した広帯域のアテネート回路を提供
することを目的としている。Therefore, the present invention eliminates the above-mentioned disadvantages, and it is possible to accurately secure the DC voltage of the input signal at the output side, and to prevent the deterioration of the linearity of the output signal and the increase in distortion without increasing the power consumption. It is intended to provide an attenuating circuit.
（課題を解決するための手段） 本発明のアテネート回路は差動対を構成する第１、第
２のトランジスタと、これら第１、第２のトランジスタ
の共通エミッタに接続された第１の定電流源と、ベース
が前記第２のトランジスタのコレクタに接続されたエミ
ッタが第２のトランジスタのベースに接続された第３の
トランジスタと、前記第１及び第３のトランジスタのコ
レクタに動作電源を供給する電圧源と、前記第２のトラ
ンジスタのコレクタに接続された第２の定電流源と、前
記第２のトランジスタのベースに接続された第３の定電
流源とを具備した第１のボルテージフォロワ回路と、差
動対を構成する第４、第５のトランジスタと、これら第
４、第５のトランジスタの共通エミッタに接続された第
４の定電流源と、ベースが前記第５のトランジスタのコ
レクタに接続されエミッタが第５のトランジスタのベー
スに接続された第６のトランジスタと、前記第４及び第
６のトランジスタのコレクタに動作電源を供給する電圧
源と、前記第５のトランジスタのコレクタに接続された
第５の定電流源と、前記第５のトランジスタのベースに
接続された第６の定電流源とを具備した第２のボルテー
ジフォロワ回路と、前記第３のトランジスタのエミッタ
と前記第６のトランジスタのエミッタ間に直列接続され
た第１及び第２の抵抗と、ベースが前記第１及び第２の
抵抗の接続点に接続され、エミッタが出力端に接続され
たエミッタフォロワ構成の第７のトランジスタを具備し
た構成を有する。(Means for Solving the Problems) An attenuating circuit according to the present invention comprises a first and second transistors forming a differential pair, and a first constant current connected to a common emitter of the first and second transistors. A source, a third transistor having a base connected to the collector of the second transistor, an emitter connected to the base of the second transistor, and operating power to the collectors of the first and third transistors. A first voltage follower circuit comprising: a voltage source; a second constant current source connected to a collector of the second transistor; and a third constant current source connected to a base of the second transistor. And a fourth and fifth transistors forming a differential pair, a fourth constant current source connected to a common emitter of the fourth and fifth transistors, and a base connected to the fifth transistor. A sixth transistor connected to the collector of the transistor and having an emitter connected to the base of the fifth transistor; a voltage source for supplying operating power to the collectors of the fourth and sixth transistors; A second voltage follower circuit including a fifth constant current source connected to the collector, a sixth constant current source connected to the base of the fifth transistor, and an emitter of the third transistor. An emitter follower configuration in which first and second resistors connected in series between the emitters of the sixth transistor, a base is connected to a connection point of the first and second resistors, and an emitter is connected to an output terminal Has the configuration provided with the seventh transistor.
（作用） 本発明のアテネート回路において、第１のボルテージ
フォロワ回路は入力された信号と等しい出力信号を第
１、第２の抵抗から成る直列回路に出力する。第１、第
２の抵抗は前記出力信号をこれら抵抗の比でアテネート
してその接続点より前記アテネートした信号を第７のト
ランジスタのベースに出力する。第１のボルテージフォ
ロワ回路の入力段である第１のトランジスタのベース電
圧と等しい電圧が第２のボルテージフォロワ回路の入力
段である第４のトランジスタのベースに与えられれば、
第２のボルテージフォロワ回路は第１のトランジスタの
ベース電圧とほぼ等しいベース電圧を前記直流回路に出
力し、前記接続点の直流電圧は第１のボルテージフォロ
ワ回路の入力端に印加された直流電圧と等しくなる。
又、第３のトランジスタ及び第６のトランジスタには帰
還がかかっているため、その出力インピーダンスは低く
保持される。第７のトランジスタは前記抵抗の接続点の
直流電圧及び信号をエミッタフォロワにて出力する。(Operation) In the attenuator circuit of the present invention, the first voltage follower circuit outputs an output signal equal to the input signal to a series circuit including the first and second resistors. The first and second resistors attenuate the output signal at the ratio of the resistors and output the attenuated signal to the base of the seventh transistor from the connection point. If a voltage equal to the base voltage of the first transistor which is the input stage of the first voltage follower circuit is applied to the base of the fourth transistor which is the input stage of the second voltage follower circuit,
The second voltage follower circuit outputs a base voltage substantially equal to the base voltage of the first transistor to the DC circuit, and the DC voltage at the connection point is the same as the DC voltage applied to the input terminal of the first voltage follower circuit. Become equal.
Further, since feedback is applied to the third transistor and the sixth transistor, their output impedance is kept low. A seventh transistor outputs a DC voltage and a signal at a connection point of the resistor by an emitter follower.
（実施例） 以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明のアテネート回路の一実施例を示した回
路図である。差動対を構成するトランジスタQ11,Q12,及
びトランジスタQ15、更にトランジスタQ13及び抵抗R11
から成る第１の定電流源と、トランジスタQ14及びR13と
から成る第２の定電流源と、トランジスタQ16と抵抗R12
から成る第３の定電流源は、前段の帰還型ボルテージフ
ォロワ回路を構成している。差動対を構成するトランジ
スタQ17,Q18及びトランジスタQ19、更にトランジスタQ2
0及び抵抗R16から成る第４の定電流源と、トランジスタ
Q26及び抵抗R17から成る第５の定電流源と、トランジス
タQ21及び抵抗R18から成る第６の定電流源は、後段の帰
還型ボルテージフォロワ回路を構成している。これら前
段と後段のボルテージフォロワ回路の出力間は２本の抵
抗R14とR15により直列に接続され、抵抗R14、15の接続
点からアテネートされた信号が取り出され、この信号が
トランジスタQ22のベースに印加される。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing an embodiment of an attenuator circuit according to the present invention. Transistors Q11, Q12 and Q15, which form a differential pair, as well as transistor Q13 and resistor R11
A first constant current source comprising transistors Q14 and R13, a transistor Q16 and a resistor R12.
Constitutes a feedback voltage follower circuit in the preceding stage. Transistors Q17, Q18 and Q19 forming a differential pair, and a transistor Q2
A fourth constant current source consisting of 0 and a resistor R16, and a transistor
The fifth constant current source including the transistor Q26 and the resistor R17 and the sixth constant current source including the transistor Q21 and the resistor R18 constitute a feedback voltage follower circuit at a subsequent stage. The outputs of the preceding and succeeding voltage follower circuits are connected in series by two resistors R14 and R15, and the attenuated signal is taken out from the connection point of the resistors R14 and R15, and this signal is applied to the base of the transistor Q22 Is done.
ここで、トランジスタQ22〜Q28は前記アテネートされ
た信号のエミッタフォロワ出力段を構成し、トランジス
タQ28のエミッタから出力信号が取り出される。尚、ト
ランジスタQ23及び抵抗R19は第７の定電流源を、トラン
ジスタQ27及び抵抗R20は第８の定電流源を、トランジス
タQ29及び抵抗R21は第９の定電流源を構成している。
又、前記アテネート比はR15/（R14＋R15）となる。Here, the transistors Q22 to Q28 constitute an emitter follower output stage of the attenuated signal, and an output signal is taken out from the emitter of the transistor Q28. Note that the transistor Q23 and the resistor R19 constitute a seventh constant current source, the transistor Q27 and the resistor R20 constitute an eighth constant current source, and the transistor Q29 and the resistor R21 constitute a ninth constant current source.
Further, the athenate ratio is R15 / (R14 + R15).
次に本実施例の動作について説明する。トランジスタ
Q11のベースに第２図（Ａ）に示すようなシンクチップ2
V,レベルVp-pのビデオ信号が入力された場合、前段の帰
還型ボルテージフォロワ回路の出力であるトランジスタ
Q15のエミッタにはトランジスタQ11のベースに入力され
た前記ビデオ信号と等しい信号が現れる。これと同時に
後段のボルテージフォロワ回路の出力であるトランジス
タQ19のエミッタにはトランジスタQ17のベース電圧VB2
が生じる。ここで前記VB2として、トランジスタQ11のベ
ースに入力されたビデオ信号のシンクチップDC電圧（2.
0V）と等しい電圧が与えられれば、トランジスタQ28の
エミッタにはシンクチップ2.0Vでレベルが0.5Vp-p（R4
＝R5＝10KΩの時）のビデオ信号が得られる。尚、入力
信号がシンクチップクランプされていればそのクランプ
DC電圧を用いることにより容易にVB1＝VB2が達成でき
る。Next, the operation of this embodiment will be described. Transistor
Sync tip 2 as shown in Fig. 2 (A) on the base of Q11
When a video signal of V and level Vpp is input, the transistor which is the output of the feedback type voltage follower circuit of the previous stage
A signal equal to the video signal input to the base of the transistor Q11 appears at the emitter of Q15. At the same time, the base voltage V B2 of the transistor Q17 is applied to the emitter of the transistor Q19, which is the output of the subsequent voltage follower circuit.
Occurs. Here, as the VB2 , the sync tip DC voltage of the video signal input to the base of the transistor Q11 (2.
0V), a level of 0.5 V pp (R4
= R5 = 10KΩ) video signal is obtained. If the input signal is sync tip clamped,
V B1 = V B2 can be easily achieved by using a DC voltage.
この場合、抵抗R14と抵抗R15をドライブしているトラ
ンジスタQ15とQ19の出力インピーダンスはかなり減少し
ているため、トランジスタQ15とトランジスタQ19の出力
インピーダンスの変化によるビデオ信号のリニアリティ
が劣化しても、更に信号レベルの変化によりトランジス
タQ15,トランジスタQ19のエミッタ電流が変化して、ト
ランジスタQ15とトランジスタQ19のエミッタ電圧VBEが
変動しても、帰還型ボルテージフォロワ回路であるた
め、トランジスタQ15のエミッタ電圧およびトランジス
タQ19のエミッタ電圧は変動することがない。従って、
抵抗R14と抵抗R15の両端の電圧変化が減少することによ
りリニアリティの劣化も低減させることができる。In this case, since the output impedance of the transistors Q15 and Q19 driving the resistors R14 and R15 is considerably reduced, even if the linearity of the video signal is degraded due to the change in the output impedance of the transistors Q15 and Q19, Even if the emitter currents of the transistors Q15 and Q19 change due to the change in the signal level, and the emitter voltage V BE of the transistors Q15 and Q19 fluctuates, the emitter voltage of the transistor Q15 and the transistor The emitter voltage of Q19 does not change. Therefore,
Since the voltage change between both ends of the resistor R14 and the resistor R15 is reduced, the deterioration of the linearity can be reduced.
本実施例によれば、トランジスタQ11へ入力される入
力信号のDC電圧はトランジスタQ28から出力される出力
信号側で正確に確保することができる。又、前段、後段
のボルテージフォロワ回路の出力インピーダンスがかな
り小さいため、出力インピーダンスの変動による信号の
リニアリティの劣化及び歪みの増大を防止することがで
き、従って、各部の回路電流を小さくすることもでき
る。しかも、レベルアテネート用の直列抵抗R14、R15の
値も小さくすることができることから、アテネート回路
の周波数特性の劣化を防止でき、広帯域化を可能として
いる。又、上記実施例のアテネート回路の出力信号がシ
ンクチップが2.0Vにクランプされた他のビデオ信号（こ
れは前記アテネート回路に入力されているビデオ信号の
クランプ電圧に同じ）とスイッチされて次段のアンプ回
路へ入力されるような場合、出力DC電圧がずれるため、
上記アテネート回路の入力信号と出力信号のシンクチッ
プ電圧の等しいことが必要となり、このような場合に上
記アテネート回路を有効に利用することができる。According to the present embodiment, the DC voltage of the input signal input to the transistor Q11 can be accurately secured on the output signal side output from the transistor Q28. Further, since the output impedances of the voltage follower circuits at the front and rear stages are considerably small, it is possible to prevent the deterioration of signal linearity and the increase of distortion due to the fluctuation of the output impedance, and therefore the circuit current of each unit can be reduced. . Moreover, since the values of the series resistors R14 and R15 for the level attenuator can be reduced, the deterioration of the frequency characteristics of the attenuator circuit can be prevented, and the band can be widened. Also, the output signal of the attenuator circuit of the above embodiment is switched to another video signal whose sync tip is clamped to 2.0 V (this is the same as the clamp voltage of the video signal input to the attenuator circuit), and Output to the amplifier circuit, the output DC voltage shifts,
It is necessary that the input signal and the output signal of the attenuator circuit have the same sync tip voltage. In such a case, the attenuator circuit can be effectively used.
以上詳述した如く本発明のアテネート回路によれば、
入力信号のDC電圧を出力側で正確に確保でき、且つ消費
電力を増大させることなく出力信号のリニアリティの劣
化および歪みの増大を防止することができると共に、広
帯域化を可能とする効果がある。As described in detail above, according to the attenuator circuit of the present invention,
The DC voltage of the input signal can be accurately secured on the output side, and the deterioration of the linearity and the increase of the distortion of the output signal can be prevented without increasing the power consumption.
第１図は本発明のアテネート回路の一実施例を示した回
路図、第２図は第１図に示した回路の入力信号及び出力
信号例を示した図、第３図は従来のアテネート回路の一
例を示した回路図、第４図は従来のアテネートの他の例
を示した回路図、第５図は従来のアテネート回路の更に
他の例を示した回路図、第６図は第５図に示した回路の
入力信号及び出力信号例を示した図である。 Q11〜Q29…トランジスタ R11〜R21…抵抗FIG. 1 is a circuit diagram showing an embodiment of the attenuator circuit of the present invention, FIG. 2 is a diagram showing an example of input signals and output signals of the circuit shown in FIG. 1, and FIG. 3 is a conventional attenuator circuit. FIG. 4 is a circuit diagram showing another example of the conventional attenuator, FIG. 5 is a circuit diagram showing another example of the conventional attenuator circuit, and FIG. FIG. 3 is a diagram illustrating an example of an input signal and an output signal of the circuit illustrated in FIG. Q11-Q29: Transistor R11-R21: Resistance
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 11/24,11/46 H03G 3/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H03H 11 / 24,11 / 46 H03G 3/00
Claims (1)
タと、これら第１、第２のトランジスタの共通エミッタ
に接続された第１の定電流源と、ベースが前記第２のト
ランジスタのコレクタに接続されエミッタが第２のトラ
ンジスタのベースに接続された第３のトランジスタと、
前記第１及び第３のトランジスタのコレクタに動作電源
を供給する電圧源と、前記第２のトランジスタのコレク
タに接続された第２の定電流源と、前記第２のトランジ
スタのベースに接続された第３の定電流源とを具備した
第１のボルテージフォロワ回路と、 差動対を構成する第４、第５のトランジスタと、これら
第４、第５のトランジスタの共通エミッタに接続された
第４の定電流源と、ベースが前記第５のトランジスタの
コレクタに接続されエミッタが第５のトランジスタのベ
ースに接続された第６のトランジスタと、前記第４及び
第６のトランジスタのコレクタに動作電源を供給する電
圧源と、前記第５のトランジスタのコレクタに接続され
た第５の定電流源と、前記第５のトランジスタのベース
に接続された第６の定電流源とを具備した第２のボルテ
ージフォロワ回路と、 前記第３のトランジスタのエミッタと前記第６のトラン
ジスタのエミッタ間に直列接続された第１及び第２の抵
抗と、 ベースが前記第１及び第２の抵抗の接続点に接続された
エミッタフォロワ構成の第７のトランジスタと、 前記第１のトランジスタのベースに接続された信号入力
端と、 前記第７のトランジスタのエミッタに接続された出力端
と を具備したことを特徴とするアテネート回路。1. A differential pair comprising first and second transistors, a first constant current source connected to a common emitter of the first and second transistors, and a base formed by the second transistor. A third transistor connected to the collector of the third transistor and having the emitter connected to the base of the second transistor;
A voltage source for supplying operating power to the collectors of the first and third transistors, a second constant current source connected to the collector of the second transistor, and a base connected to the base of the second transistor A first voltage follower circuit having a third constant current source, fourth and fifth transistors forming a differential pair, and a fourth transistor connected to a common emitter of the fourth and fifth transistors. , A sixth transistor having a base connected to the collector of the fifth transistor and an emitter connected to the base of the fifth transistor, and an operating power supply to the collectors of the fourth and sixth transistors. A voltage source to be supplied; a fifth constant current source connected to the collector of the fifth transistor; and a sixth constant current source connected to the base of the fifth transistor. A second voltage follower circuit, first and second resistors connected in series between the emitter of the third transistor and the emitter of the sixth transistor, and a base connected to the first and second resistors. A seventh transistor having an emitter follower configuration connected to a connection point; a signal input terminal connected to a base of the first transistor; and an output terminal connected to an emitter of the seventh transistor. An attenuator circuit characterized by the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23714989A JP2883366B2 (en) | 1989-09-14 | 1989-09-14 | Attenuation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23714989A JP2883366B2 (en) | 1989-09-14 | 1989-09-14 | Attenuation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03101408A JPH03101408A (en) | 1991-04-26 |
| JP2883366B2 true JP2883366B2 (en) | 1999-04-19 |
Family
ID=17011131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23714989A Expired - Lifetime JP2883366B2 (en) | 1989-09-14 | 1989-09-14 | Attenuation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2883366B2 (en) |
-
1989
- 1989-09-14 JP JP23714989A patent/JP2883366B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03101408A (en) | 1991-04-26 |
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