JP2875364B2 - Gain control circuit - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は利得制御回路に関するものであり、特に半導
体集積回路における利得制御回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gain control circuit, and more particularly to a gain control circuit in a semiconductor integrated circuit.
従来の技術 第9図に示す従来例では、ダブルバランス型の差動増
幅器1を構成するトランジスタQ3〜Q8のうち、上段差動
対トランジスタQ3,Q4とQ5,Q6のトランジスタQ4とQ5のベ
ースに可変電流源3を接続するとともに、トランジスタ
Q2のエミッタを接続している。一方、トランジスタQ3と
Q6のベースは定電流源2を接続するとともに、トランジ
スタQ1のエミッタを接続している。トランジスタQ1,Q2
のベースは端子5を介して基準電圧源に接続されてい
て、基準電圧Vrefを印加されている。このダブルバラン
ス型差動増幅器1の入力信号は端子5、6に入り、差動
増幅器1で増幅された後、カレントミラー回路7、8か
らカレントミラー回路10、Q10に電流I5として出力され
るとともにカレントミラー回路9、Q9から電流I4として
出力され、それらの電流差(I4-I5)が抵抗11を流れる
ことによって出力電圧Voが取り出される。その間に入力
信号は前記上段差動対トランジスタQ3,Q4とQ5,Q6におい
て利得制御が行なわれるようになっている。2. Description of the Related Art In the conventional example shown in FIG. 9, among the transistors Q3 to Q8 constituting the double-balanced differential amplifier 1, the bases of the transistors Q4 and Q5 of the upper differential pair transistors Q3 and Q4 and Q5 and Q6. Connect the variable current source 3 and
Connects the emitter of Q2. On the other hand, transistor Q3
The base of Q6 is connected to the constant current source 2 and to the emitter of the transistor Q1. Transistors Q1, Q2
Is connected via a terminal 5 to a reference voltage source, to which a reference voltage Vref is applied. Input signals of the double-balanced differential amplifier 1 enters the terminals 5 and 6, after being amplified by the differential amplifier 1, is outputted as a current I 5 from the current mirror circuits 7 and 8 to the current mirror circuit 10, Q10 together is output as a current I 4 from the current mirror circuit 9, Q9, their current difference (I 4 -I 5) the output voltage Vo is taken out by flowing through the resistor 11. During that time, the input signal is subjected to gain control in the upper differential pair transistors Q3, Q4 and Q5, Q6.
ここで、トランジスタQ3,Q4に関して利得制御動作を
説明すると、まず、可変電流源3の電流値I2を大きくす
ると、I1/I2の比が小さくなり、トランジスタQ2のエミ
ッタ電位が低く、トランジスタQ1のエミッタ電位が高く
なってトランジスタQ3を通ってカレントミラー回路7,8
へ出力される入力信号レベルが大きくなり、結果として
利得が上がる。これに対し、可変電流源3の電流値I2を
小さくすると、I1/I2の比が大きくなり、トランジスタ
Q3を通してカレントミラー回路7、8側へ出力される入
力信号レベルが小さくなり、利得は低くなる。Here, explaining the gain control operation with respect to the transistors Q3, Q4, firstly, by increasing the current value I 2 of the variable current source 3, the smaller the ratio of I 1 / I 2, low emitter potential of the transistor Q2, the transistor The emitter potential of Q1 rises and passes through transistor Q3 to make current mirror circuits 7, 8
The level of the input signal output to is increased, resulting in an increase in gain. On the other hand, when the current value I 2 of the variable current source 3 is reduced, the ratio of I 1 / I 2 increases, and the transistor
The input signal level output to the current mirror circuits 7 and 8 through Q3 decreases, and the gain decreases.
発明が解決しようとする課題 上記実施例では電流I2を0にしたときもトランジスタ
Q2はトランジスタQ4とQ5のベース電流を供給しなければ
ならないから電流が流れる。そのため利得減衰量を設定
するときにトランジスタQ4,Q5のベース電流も考慮しな
ければならず、設定がその分、難しくなるという欠点が
ある。その上、トランジスタQ1とQ2の減衰比が充分にと
れないという欠点がある。Problems to be Solved by the Invention In the above embodiment, even when the current I 2 is set to 0, the transistor
Current flows because Q2 must supply the base current of transistors Q4 and Q5. Therefore, when setting the amount of gain attenuation, the base current of the transistors Q4 and Q5 must be taken into consideration, and there is a disadvantage that the setting becomes more difficult. In addition, there is a disadvantage that the attenuation ratio between the transistors Q1 and Q2 cannot be sufficiently obtained.
この後者の欠点を更に詳述すると、まず、一般にトラ
ンジスタのVfは、kをボルツマン定数、Tを絶対温度、
qを電荷、Iを第10図に示すトランジスタのダイオード
特性の順方向電流、Isを逆方向電流とすると、 Vf=(kT/q)ln(I/Is) で表わされるが、第9図の利得を最大に絞ったときで
もトランジスタQ2の電流は前述したようにトランジスタ
Q4,Q5のベース電流を供給する分だけ電流が流れる(例
えば第10図で0.2μA)。このとき、トランジスタQ1の
電流は第10図で100μAとすると、両者の電圧Vf1、Vf2
の差Vcは(イ)に示すように僅かである。もし、トラン
ジスタQ2の電流が流れなければ、その差は(ロ)に示す
如く大きくなる。To explain the latter disadvantage in more detail, first, generally, the Vf of a transistor is represented by k being the Boltzmann constant, T being the absolute temperature,
Assuming that q is a charge, I is a forward current of the diode characteristic of the transistor shown in FIG. 10, and Is is a reverse current, Vf = (kT / q) ln (I / Is). Even when the gain is reduced to the maximum, the current of the transistor Q2 is
The current flows as much as the base current of Q4 and Q5 is supplied (for example, 0.2 μA in FIG. 10). At this time, assuming that the current of the transistor Q1 is 100 μA in FIG. 10, the voltages Vf1 and Vf2
Is small as shown in FIG. If the current of the transistor Q2 does not flow, the difference increases as shown in (b).
従って、減衰度ATTは、R1=R2=R3とすれば、次の式
で表わされるが、 ATT=20log(Vo/Vi) =20log[2/{1+exp(qVc/kT)}] この式中のVcが小さいことにより減衰度ATTを充分大
きくとることができないのである。因みに、第9図にお
いて、I1′=I1=I2=I2′、Ib=I1/2とすれば、最大減
衰量ATTは、 ATT=20log[2/(1+I1/2Ib)] となり、ここで、I1=100μA、Ib=100/β(βはト
ランジスタの電流増幅率=120)とすれば、ATT=−29.7
dBとなって、−29.7dBの最大減衰量しか得られない。Therefore, if R1 = R2 = R3, the attenuation ATT is expressed by the following equation: ATT = 20log (Vo / Vi) = 20log [2 / {1 + exp (qVc / kT)}] Due to the small Vc, the attenuation ATT cannot be made sufficiently large. Incidentally, in FIG. 9, if I 1 ′ = I 1 = I 2 = I 2 ′ and I b = I 1/2 , the maximum attenuation ATT becomes ATT = 20 log [2 / (1 + I 1/2 I b) )] Where I 1 = 100 μA and I b = 100 / β (β is the current amplification factor of the transistor = 120), ATT = −29.7
In dB, only a maximum attenuation of -29.7 dB can be obtained.
本発明はこのような点に鑑みなされたものであって、
利得減衰量の設定が容易で且つ充分な減衰が得られるよ
うにし、トランジスタのhfeのバラツキや温度変化に対
して減衰量が変化しないような利得制御回路を提供する
ことを目的とする。The present invention has been made in view of such a point,
It is an object of the present invention to provide a gain control circuit that enables easy setting of a gain attenuation amount and obtains sufficient attenuation, and does not change the attenuation amount with respect to variations in hfe of a transistor or a change in temperature.
課題を解決するための手段 上記目的を達成するため本発明の利得制御回路は、エ
ミッタが共通接続されたNPN型の第1、第2トランジス
タより成る第1の差動対と、 エミッタが共通接続されたNPN型の第3、第4トラン
ジスタより成る第2の差動対と、 第1、第2トランジスタのエミッタにコレクタが接続
されたNPN型の第5トランジスタと、第3、第4トラン
ジスタのエミッタにコレクタが接続されたNPN型の第6
トランジスタより成る第3の差動対と、 第5、第6トランジスタのエミッタに接続された定電
流源と、 第5、第6トランジスタのベースにそれぞれ接続され
た入力信号端子と、 第2トランジスタのコレクタにエミッタが接続されコ
レクタが電源ラインに接続されたNPN型の第7トランジ
スタと、 第3トランジスタのコレクタにエミッタが接続されコ
レクタが電源ラインに接続されたNPN型の第8トランジ
スタと、 ベースが第2、第3トランジスタのベースに接続され
コレクタがグランドに接続されたPNP型の第9トランジ
スタと、 第9トランジスタのエミッタにコレクタが接続されベ
ースが第7、第8トランジスタのベースに接続されエミ
ッタが電源ラインに接続されたPNP型の第10トランジス
タと、 第1、第4トランジスタのコレクタ出力に基いた出力
信号を取り出す手段と、 ベースが電圧源に接続され出力が第1、第4トランジス
タのベースに接続された第11トランジスタと、 ベースが前記電圧源に接続され出力が第2、第3トラ
ンジスタのベースに接続された第12トランジスタと、 前記第11、第12トランジスタの出力間の電位差を可変
する可変手段と、から成っている。Means for Solving the Problems To achieve the above object, a gain control circuit according to the present invention comprises: a first differential pair comprising first and second transistors of an NPN type having emitters connected in common; A second differential pair comprising third and fourth NPN transistors, a fifth NPN transistor having a collector connected to the emitters of the first and second transistors, and a third transistor and a fourth transistor 6th NPN type with collector connected to emitter
A third differential pair of transistors; a constant current source connected to the emitters of the fifth and sixth transistors; an input signal terminal connected to the bases of the fifth and sixth transistors; An NPN-type seventh transistor in which the emitter is connected to the collector and the collector is connected to the power supply line; an NPN-type eighth transistor in which the emitter is connected to the collector of the third transistor and the collector is connected to the power supply line; A ninth transistor of a PNP type connected to the bases of the second and third transistors and having the collector connected to the ground, a collector connected to the emitter of the ninth transistor, the base connected to the bases of the seventh and eighth transistors, and the emitter Is based on the PNP type tenth transistor connected to the power supply line and the collector outputs of the first and fourth transistors. Means for extracting the output signal, an eleventh transistor having a base connected to a voltage source and an output connected to the bases of the first and fourth transistors, and a second and third transistor having a base connected to the voltage source and having an output And a variable means for varying the potential difference between the outputs of the eleventh and twelfth transistors.
作用 このような構成によると、前記第11、第12トランジス
タの出力電流が第2、第3トランジスタのベース電流を
供給しない状態を実現することができる。それは、第
2、第3トランジスタのベース電流が第11、第12トラン
ジスタ側から与えられなくても第2、第3トランジスタ
のベース電流は第9トランジスタから与えられるからで
ある。従って、第11、第12トランジスタのうち第2、第
3トランジスタのベースに接続された第12トランジスタ
の出力電流は零とすることができ、第11、第12トランジ
スタのうち第1、第4トランジスタに接続されたトラン
ジスタとの出力電流との比が大きくなり、その分だけ第
1、第4トランジスタのベースと第2、第3トランジス
タのベースとの間の電位差が大きくなて、差動増幅器の
利得の減衰度が大きくなる。Operation According to such a configuration, it is possible to realize a state in which the output currents of the eleventh and twelfth transistors do not supply the base currents of the second and third transistors. This is because the base currents of the second and third transistors are supplied from the ninth transistor even if the base currents of the second and third transistors are not supplied from the eleventh and twelfth transistors. Accordingly, the output current of the twelfth transistor connected to the bases of the second and third transistors of the eleventh and twelfth transistors can be made zero, and the first and fourth transistors of the eleventh and twelfth transistors can be made zero. The ratio of the output current to the transistor connected to the transistor becomes large, and the potential difference between the bases of the first and fourth transistors and the bases of the second and third transistors increases accordingly, and the differential amplifier The gain attenuation increases.
実施例 以下、本発明の実施例を図面を参照しつつ説明する。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the drawings.
〈第1実施例〉 本発明を実施した第1図において、第9図の従来例と
同一部分については同一の符号を付して重複説明を省略
する。本実施例ではNPN型の第2差動対トランジスタQ4
とQ5のベースに第1のPNPトランジスタQ13のベースを接
続し、且つこの第2差動対トランジスタQ4,Q5のコレク
タをNPN型のトランジスタQ14,Q15のエミッタに接続して
いる。そして、トランジスタQ14,Q15のコレクタは電源
ライン50に接続され、ベースは第2のPNPトランジスタQ
16のベースに接続されている。第2のPNPトランジスタQ
16のエミッタは電源ライン50に接続されているが、コレ
クタは第1のPNPトランジスタQ13のエミッタに接続され
ている。尚、第1のPNPトランジスタQ13のコレクタは接
地電位点に接続されている。<First Embodiment> In FIG. 1 embodying the present invention, the same parts as those in the conventional example of FIG. In this embodiment, the second differential pair transistor Q4 of the NPN type is used.
And the base of the first PNP transistor Q13 is connected to the base of Q5, and the collectors of the second differential pair transistors Q4 and Q5 are connected to the emitters of NPN transistors Q14 and Q15. The collectors of the transistors Q14 and Q15 are connected to the power supply line 50, and the base is connected to the second PNP transistor Q
Connected to 16 bases. Second PNP transistor Q
The 16 emitters are connected to the power supply line 50, while the collector is connected to the emitter of the first PNP transistor Q13. The collector of the first PNP transistor Q13 is connected to the ground potential point.
この回路によれば、利得減衰量を設定するのに第2の
差動対トランジスタQ4,Q5のベース電流は無視できると
いう長所がある。即ち、第1図の要部を抜き出して示す
第2図において、電流I1a,I1bが決まれば、それに応じ
てトランジスタQ14,Q15のベースに流れ込む電流I2a,I2b
が決まり、結局トランジスタQ16のコレクタに流れる電
流I3が決まることになる。トランジスタQ14,Q15に流れ
るベース電流I2a,I2bと第2の差動対トランジスタQ4,Q5
に流れるベース電流I2a′、I2b′は略等しく、第1、第
2の逆導電型トランジスタQ13,Q16のベース電流が等し
いため第2の差動対トランジスタQ4,Q5に流れるベース
電流は第1の逆導電型トランジスタQ13のベース電流に
より供給されることになる。これを計算で求めてみる
と、 I1a′=I1b′=I1a・(βN+1)/βN I3′=I3・(βP‐1)/βP であり、これらより I2a′=I2b′=I3′/2βP=I3(βP‐1)/(2β
2 P) トランジスタQ4,Q5に供給されるべきベース電流は、 I1a′/βN=I1a・(βN+1)/βN 2 ここで、βNは同導電型トランジスタのβ、βPは逆
導電型トランジスタのβとし、βN=120、βP=60、I
1a=100μAとすれば、I3=50μAとなり、同導電型ト
ランジスタQ4に供給されるべき電流と第2の逆導電型ト
ランジスタQ13から供給する電流の差は、100μ×121/12
02−50×59/602=0.021μAとなり、トランジスタQ12,Q
14,Q15,Q16を使用しない従来例の場合(0.833μA)に
比べれば無視できるほど小さくなる。トランジスタQ3,Q
6のベース電流についてもQ4,Q5と同様である。According to this circuit, there is an advantage that the base current of the second differential pair transistors Q4 and Q5 can be ignored for setting the gain attenuation. That is, in FIG. 2 which shows a main part of FIG. 1 when the currents I 1a and I 1b are determined, the currents I 2a and I 2b flowing into the bases of the transistors Q14 and Q15 are determined accordingly.
It is determined, eventually resulting in the current I 3 flowing through the collector of transistor Q16 is determined. The base currents I 2a and I 2b flowing through the transistors Q14 and Q15 and the second differential pair transistors Q4 and Q5
Base current I 2a flowing through ', I 2b' is approximately equal, the first, the base current flowing through the second differential pair of transistors Q4, Q5 for the base current of the second opposite conductivity type transistors Q13, Q16 are equal the It is supplied by the base current of one reverse conductivity type transistor Q13. When this is calculated, I 1a ′ = I 1b ′ = I 1a · (β N +1) / β N I 3 ′ = I 3 · (β P −1) / β P. 2a ′ = I 2b ′ = I 3 ′ / 2β P = I 3 (β P −1) / (2β
2 P) the base current to be supplied to the transistors Q4, Q5 are, I1a '/ β N = I1a · (β N +1) / β N 2 where, beta N is of the same conductivity type transistors beta, beta P is reversed Β of a conduction type transistor, β N = 120, β P = 60, I
If 1a = 100 μA, I 3 = 50 μA, and the difference between the current to be supplied to the same conductivity type transistor Q4 and the current to be supplied from the second opposite conductivity type transistor Q13 is 100 μ × 121/12
0 2 −50 × 59/60 2 = 0.021 μA, and transistors Q12 and Q12
It is negligibly small compared to the conventional example (0.833 μA) not using 14, Q15 and Q16. Transistors Q3, Q
The same applies to the base currents of Q6 and Q5.
また、この回路では最大減衰量ATTも61.5dBになり、
従来例のそれ(29.7dB)に比し大きくなる。第1図に戻
って、本実施例では更に第1差動対トランジスタQ3,Q6
側にも同様な回路を接続している。トランジスタQ17,Q1
8,Q19,Q20はそれを示している。In this circuit, the maximum attenuation ATT is also 61.5dB,
It is larger than that of the conventional example (29.7 dB). Returning to FIG. 1, in the present embodiment, the first differential pair transistors Q3 and Q6
A similar circuit is connected to the side. Transistors Q17, Q1
8, Q19 and Q20 show that.
〈第2実施例〉 次に、第3図は本発明の第2の実施例を示しており、
ここでは可変電流源15を図示の如く設け、一対のトラン
ジスタQ1,Q2のエミッタ側を定電流源に接続する構成と
している点、及びトランジスタQ17〜Q20が存しない点が
第1図と相違するだけで、他は実質的に同一である。<Second Embodiment> Next, FIG. 3 shows a second embodiment of the present invention.
Here, the only difference from FIG. 1 is that a variable current source 15 is provided as shown, the emitters of a pair of transistors Q1 and Q2 are connected to a constant current source, and that transistors Q17 to Q20 are not present. And the others are substantially the same.
定電流源は図示の如くトランジスタQ11,Q12と、その
エミッタ・接地間に接続した抵抗R1,R2とトランジスタQ
11,Q12に一定バイアスを付与するための定電流源12、ダ
イオードD2、抵抗R3とから構成されている。As shown, the constant current sources are transistors Q11 and Q12, resistors R1 and R2 connected between the emitters and ground, and transistor Q11.
11, a constant current source 12 for applying a constant bias to Q12, a diode D2, and a resistor R3.
〈第3実施例〉 第4図は第3実施例を示しており、ここでは上記第2
実施例(第3図)に比し、ダイオードD1が第2トランジ
スタQ2のエミッタとベース間に図示の極性で接続されて
いる点で異なる。第3図(第2実施例)の回路では可変
電流源15の最大電流値とトランジスタQ12の電流値I2が
等しければ、減衰量が大きくとれるが、実際には僅かで
はあるが、この回路を使用しても、第2差動対トランジ
スタQ4,Q5に対しベース電流が流れることと電流がバラ
ツク可能性があるため設計するときには可変電流源15の
最大電流値の方がトランジスタQ12の電流値I2よりも大
きくなるようにする必要がある。<Third Embodiment> FIG. 4 shows a third embodiment.
It differs from the embodiment (FIG. 3) in that the diode D1 is connected between the emitter and the base of the second transistor Q2 with the illustrated polarity. In the circuit of FIG. 3 (second embodiment) equal the current value I 2 of the maximum current value and the transistor Q12 of the variable current source 15, but attenuation, can be increased, but in fact there is a slight, this circuit Even if it is used, the base current flows through the second differential pair transistors Q4 and Q5 and the current may vary. Therefore, when designing, the maximum current value of the variable current source 15 is larger than the current value I of the transistor Q12. Must be greater than 2 .
そこで、本実施例ではダイオードD1を設け、可変電流
源15の電流値がトランジスタQ12の電流値I2よりも大き
くなったときにダイオードD1に余剰電流が流れ、
(イ)、(ロ)間の電位差が2VFになり、理論値では常
温で462dBに減衰された出力信号が出るようにしてい
る。これにより可変電流源15とトランジスタQ12の電流
値I2が等しくなったとき、(イ)と(ロ)間の差がVF、
可変電流源15の電流がトランジスタQ12の電流値I2より
大きくなったときには2VFの差が生じることになる。VF
(0.7V)違っただけでも利得が220dB以上も違うため出
力信号はノイズレベルと考えられ、従って、本実施例の
回路では第5図に示すように可変電流源の電流IXがトラ
ンジスタQ12の電流I2より小さい値のときは第1、第2
トランジスタQ1,Q2のエミッタ電流比により出力電圧が
決まり、可変電流源15の電流IXがトランジスタQ12の電
流I2と等しいか、大きくなれば出力信号はノイズレベル
になるような特性が得られることになる。Therefore, in this embodiment a diode D1 provided, the excess current flows through the diode D1 when the current value of the variable current source 15 is larger than the current value I 2 of the transistor Q12,
The potential difference between (a) and (b) becomes 2V F , and the output signal is attenuated to 462dB at room temperature in theoretical value. Thus when the current value I 2 of the variable current source 15 and the transistor Q12 become equal, (i) and (ii) the difference between the V F,
It will occur a difference of 2V F when the current of the variable current source 15 is larger than the current value I 2 of the transistor Q12. V F
(0.7 V) gain just different output signals since the difference more than 220dB is considered noise level, therefore, the circuit of this embodiment the current I X of the variable current source of the transistor Q12 as shown in Figure 5 first when the current I 2 value less than a second
Determines the output voltage of the transistors Q1, Q2 emitter current ratio, it current I X of the variable current source 15 is equal to the current I 2 of the transistor Q12, an output signal if large characteristic such that the noise level is obtained become.
〈第4実施例〉 第6図に示すように、2チャンネル51、52を1つのコ
ントロール電流で同時に制御する場合、上記トランジス
タQ13〜Q16によるベース電流補償回路がないと、第7図
に示すように1チャンネルでもベース電流に左右されて
定電流源15の電流IXがトランジスタQ12の電流I2と第2
差動対トランジスタQ4,Q5に供給するベース電流との和
に等しくなる前後で特性が急激に変わってしまうが、2
チャンネルでは、更にその問題が助長される形になるの
で、実用的でない。<Fourth embodiment> As shown in FIG. 6, when the two channels 51 and 52 are simultaneously controlled by one control current, if there is no base current compensation circuit including the transistors Q13 to Q16, as shown in FIG. current I X of the left and right by the constant current source 15 to the base current in one channel and current I 2 of the transistor Q12 in the second
The characteristics change abruptly before and after becoming equal to the sum of the base current supplied to the differential pair transistors Q4 and Q5.
Channels are not practical, as they further exacerbate the problem.
しかしながら、本実施例では各チャンネル51、52にト
ランジスタQ13〜Q16によるベース電流補償回路を設けて
実質的にベース電流を無視できるようにしているため2
チャンネル同時に制御する場合でも第8図のように滑ら
かな減衰特性が得られる。尚、2チャンネル同時に制御
する場合の利点としてはチャンネル毎のバラツキをなく
すことができるということが挙げられる。However, in this embodiment, a base current compensation circuit including transistors Q13 to Q16 is provided in each of the channels 51 and 52 so that the base current can be substantially ignored.
Even when the channels are controlled simultaneously, a smooth attenuation characteristic can be obtained as shown in FIG. An advantage of controlling two channels at the same time is that variations between channels can be eliminated.
発明の効果 以上説明した通り、本発明によれば、第11、第12トラ
ンジスタの出力電流が第2、第3トランジスタのベース
電流を供給しない状態を実現することができる。それ
は、第2、第3トランジスタのベース電流が第11、第12
トランジスタ側から与えられなくても第2、第3トラン
ジスタのベース電流は第9トランジスタから与えられる
からである。従って、第11、第12トランジスタのうち第
2、第3トランジスタのベースに接続された第12トラン
ジスタの出力電流は零とすることができ、第11、第12ト
ランジスタのうち第1、第4トランジスタに接続された
トランジスタとの出力電流との比が大きくなり、その分
だけ第1、第4トランジスタのベースと第2、第3トラ
ンジスタのベースとの間の電位差が大きくなて、差動増
幅器の利得の減衰度が大きくなるという効果がある。Effects of the Invention As described above, according to the present invention, it is possible to realize a state in which the output currents of the eleventh and twelfth transistors do not supply the base currents of the second and third transistors. This is because the base currents of the second and third transistors are the eleventh and twelfth.
This is because the base currents of the second and third transistors are supplied from the ninth transistor even if not supplied from the transistor side. Accordingly, the output current of the twelfth transistor connected to the bases of the second and third transistors of the eleventh and twelfth transistors can be made zero, and the first and fourth transistors of the eleventh and twelfth transistors can be made zero. The ratio of the output current to the transistor connected to the transistor becomes large, and the potential difference between the bases of the first and fourth transistors and the bases of the second and third transistors increases accordingly, and the differential amplifier This has the effect of increasing the gain attenuation.
また、利得減衰量の設定に関し前記ベース電流を無視
できるので、設計が容易になるという効果もある。Further, since the base current can be neglected with respect to the setting of the gain attenuation, there is an effect that the design becomes easy.
第1図は本発明の利得制御回路の第1実施例の回路図で
あり、第2図はその要部の回路図である。第3図は本発
明の第2実施例の回路図であり、第4図は第3実施例の
回路図、第5図はその説明図、第6図は第4実施例の回
路図、第7図及び第8図はその説明図、第9図は従来例
の回路図であり、第10図はその説明図である。 1……差動増幅器、Q1……第1トランジスタ、Q2……第
2トランジスタ、Q3,Q6……第1差動対トランジスタ、Q
4,Q5……第2差動対トランジスタ、Q13……第1の逆導
電型トランジスタ、Q14,Q15……同導電型トランジス
タ、Q16……第2の逆導電型トランジスタ。FIG. 1 is a circuit diagram of a first embodiment of the gain control circuit of the present invention, and FIG. 2 is a circuit diagram of a main part thereof. FIG. 3 is a circuit diagram of a second embodiment of the present invention, FIG. 4 is a circuit diagram of the third embodiment, FIG. 5 is an explanatory diagram thereof, FIG. 6 is a circuit diagram of the fourth embodiment, and FIG. 7 and 8 are explanatory diagrams thereof, FIG. 9 is a circuit diagram of a conventional example, and FIG. 10 is an explanatory diagram thereof. 1 ... differential amplifier, Q1 ... first transistor, Q2 ... second transistor, Q3, Q6 ... first differential pair transistor, Q
4, Q5: second differential pair transistor, Q13: first reverse conductivity type transistor, Q14, Q15: same conductivity type transistor, Q16: second reverse conductivity type transistor.
フロントページの続き (56)参考文献 特開 平1−125109(JP,A) 特開 昭61−239707(JP,A) 特開 昭57−127311(JP,A) 特開 昭60−21617(JP,A) 特開 昭59−185413(JP,A) 特開 昭57−152709(JP,A) (58)調査した分野(Int.Cl.6,DB名) H03G 3/10 H03F 3/45 Continuation of the front page (56) References JP-A-1-125109 (JP, A) JP-A-61-239707 (JP, A) JP-A-57-127311 (JP, A) JP-A-60-21617 (JP) JP-A-59-185413 (JP, A) JP-A-57-152709 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H03G 3/10 H03F 3/45
Claims (1)
第2トランジスタより成る第1の差動対と、 エミッタが共通接続されたNPN型の第3、第4トランジ
スタより成る第2の差動対と、 第1、第2トランジスタのエミッタにコレクタが接続さ
れたNPN型の第5トランジスタと、第3、第4トランジ
スタのエミッタにコレクタが接続されたNPN型の第6ト
ランジスタより成る第3の差動対と、 第5、第6トランジスタのエミッタに接続された定電流
源と、 第5、第6トランジスタのベースにそれぞれ接続された
入力信号端子と、 第2トランジスタのコレクタにエミッタが接続されコレ
クタが電源ラインに接続されたNPN型の第7トランジス
タと、 第3トランジスタのコレクタにエミッタが接続されコレ
クタが電源ラインに接続されたNPN型の第8トランジス
タと、 ベースが第2、第3トランジスタのベースに接続されコ
レクタがグランドに接続されたPNP型の第9トランジス
タと、 第9トランジスタのエミッタにコレクタが接続されベー
スが第7、第8トランジスタのベースに接続されエミッ
タが電源ラインに接続されたPNP型の第10トランジスタ
と、 第1、第4トランジスタのコレクタ出力に基いた出力信
号を取り出す手段と、 ベースが電圧源に接続され出力が第1、第4トランジス
タのベースに接続された第11トランジスタと、 ベースが前記電圧源に接続され出力が第2、第3トラン
ジスタのベースに接続された第12トランジスタと、 前記第11、第12トランジスタの出力間の電位差を可変す
る可変手段と、から成る利得制御回路。1. An NPN type first having emitters connected in common.
A first differential pair composed of a second transistor; a second differential pair composed of NPN-type third and fourth transistors having emitters connected in common; and a collector connected to the emitters of the first and second transistors A third differential pair composed of an NPN-type fifth transistor, an NPN-type sixth transistor having collectors connected to the emitters of the third and fourth transistors, and an emitter connected to the fifth and sixth transistors, respectively. A constant current source, an input signal terminal connected to the base of each of the fifth and sixth transistors, and an NPN-type seventh transistor whose emitter is connected to the collector of the second transistor and whose collector is connected to the power supply line. An eighth transistor of an NPN type having an emitter connected to the collector of the third transistor and a collector connected to the power supply line, and a base having bases of the second and third transistors. A ninth transistor of a PNP type having a collector connected to the ground, a collector connected to the emitter of the ninth transistor, a base connected to the base of the seventh and eighth transistors, and an emitter connected to the power supply line. A PNP-type tenth transistor, means for extracting an output signal based on the collector outputs of the first and fourth transistors, and an eleventh transistor whose base is connected to a voltage source and whose output is connected to the bases of the first and fourth transistors. A transistor, a twelfth transistor having a base connected to the voltage source and an output connected to the bases of the second and third transistors, and variable means for varying a potential difference between the outputs of the eleventh and twelfth transistors. Gain control circuit.
Priority Applications (1)
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JPH0492508A JPH0492508A (en) | 1992-03-25 |
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