JP3922737B2 - Sample and hold circuit - Google Patents
Sample and hold circuit Download PDFInfo
- Publication number
- JP3922737B2 JP3922737B2 JP30227395A JP30227395A JP3922737B2 JP 3922737 B2 JP3922737 B2 JP 3922737B2 JP 30227395 A JP30227395 A JP 30227395A JP 30227395 A JP30227395 A JP 30227395A JP 3922737 B2 JP3922737 B2 JP 3922737B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- circuit
- sample
- hold
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は、サンプルアンドホールド回路に関し、特にホールドモード時に入力信号の変化が出力に現れる、いわゆるフィードスルー特性を改善できるようにしたサンプルアンドホールド回路に関する。
【0002】
【従来の技術】
サンプルアンドホールド回路としては、従来、図5に示すような構成のものが知られている(例えば、特公平6−32237号公報,IEEE J, Solid-State Circuits, VOL.27, No.7, 1992, Page 988〜992 参照)。このサンプルアンドホールド回路は、トランジスタQ1,Q2、抵抗R1、電流源I1,I2からなる第1の差動増幅回路1の出力負荷抵抗R2,R3に、トランジスタQ3,Q4,Q5,Q6、抵抗R4、電流源I3,I5からなる第1のスイッチ部2と、トランジスタQ7,Q8,Q9,Q10、抵抗R5、電流源I4,I6からなる第2のスイッチ部3の各入力トランジスタQ6,Q10のベースをそれぞれ接続し、該第1及び第2のスイッチ部の出力端にホールドコンデンサC1,C2を接続すると共に、第2の差動増幅回路4の入力端を接続して構成されている。そして、第1及び第2のスイッチ部2,3を構成するトランジスタQ3,Q4及びQ7,Q8には、サンプルホールドパルス回路5からサンプルホールドパルスが印加されるようになっており、6は入力信号源を示している。
【0003】
そして、第1及び第2のスイッチ部2,3の抵抗R4,R5には、ホールドモード時に電流源I3,I4からの電流がそれぞれ流れることにより、トランジスタQ5及びQ9をカットオフさせて、スイッチの動作をさせる役目をしており、またこの構成の サンプルホールドパルス回路は、差動構成となっており、ホールドコンデンサC1,C2の同期変動分は第2の差動増幅回路4により除去されるため、サンプルアンドホールド回路特性におけるドループレート及びスイッチングトランジェントが良好な構成となっている。
【0004】
【発明が解決しようとする課題】
ところで、図5に示した従来の差動型サンプルアンドホールド回路においては、入力信号の変動量(振幅)が小さい場合、及び入力信号の変化速度(周波数)が遅い場合には、ホールドモード時に入力信号の変化は出力にあまり現れない。しかし入力信号の変化量が大きく変化スピードが速い場合、ホールドモード時であるにも拘らず入力信号の変化が出力に現れ、フィードスルー特性として問題となってくる。
【0005】
この問題の発生理由は次のとおりである。すなわち、入力信号の変動が第1の差動増幅回路1を通って第1及び第2のスイッチ部2,3のトランジスタQ5,Q9のベースに、ほぼ同じ変動量で伝達されるため、ホールドモード時でも、カットオフしているトランジスタQ5,Q9のベース・エミッタ接合容量を通って、ホールドコンデンサC1,C2を充放電し、その結果、ホールドコンデンサC1,C2の充電電圧の変動分の差が、第2の差動増幅回路4から現れることとなる。また、この従来のサンプルアンドホールド回路では、トランジスタQ5とQ9を逆バイアスにしてカットオフさせるための抵抗R4,R5と、トランジスタQ3,Q7のコレクタ・サブストレート間容量等の寄生容量のために、サンプルモードでの周波数特性(高域)に制限がかかるという問題点があった。
【0006】
本発明は、従来のサンプルアンドホールド回路における上記問題点を解消するためになされたもので、ホールドモード時に入力信号の変化が出力に影響を与えないようにしたサンプルアンドホールド回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記問題点を解決するため、請求項1記載の発明は、差動増幅回路を入力部にもつサンプルアンドホールド回路において、前記入力部を構成する第1の差動増幅回路の一対の出力端に、サンプルホールドパルスにより制御される一対の1入力2出力型のスイッチ部からなる第1のスイッチ回路の入力端をそれぞれ接続し、サンプルモード時に、該第1のスイッチ回路の一方の一対の出力端を前記第1の差動増幅回路の一対の負荷に接続し、ホールドモード時に、前記第1のスイッチ回路の他方の一対の出力端を電源に接続し、前記第1のスイッチ回路の一方の一対の出力端と一対の負荷との接続端に、ホールドコンデンサと第2の差動増幅回路の入力とにその主電極が接続された一対の出力トランジスタの制御電極をそれぞれ抵抗を介して接続し、各前記出力トランジスタの主電極に接続された第1の端子と制御電極に接続された第2の端子とを、前記サンプルホールドパルスにより制御される一対の切替トランジスタにより、基準電流源に接続された第3の端子に択一的に接続するスイッチ部を一対として備えた第2のスイッチ回路を備え、前記サンプルモード時に、前記第1の端子を前記第3の端子に接続し、前記ホールドモード時に、前記第2の端子を前記第3の端子に接続することで、前記出力トランジスタの前記制御電極を前記主電極に対して逆バイアス電位とするように構成するものである。このように構成することにより、ホールドモード時には、入力部を構成する第1の差動増幅回路の出力電流は入出力信号経路外の電源に流れ、入力信号は第2のスイッチ回路の入力端には伝達されず、したがって入力信号が出力に影響しなくなり、フィードスルー特性が良好なサンプル(トラック)アンドホールド回路を実現することができる。
【0008】
【発明の実施の形態】
次に、実施の形態について説明する。図1は、本発明に係るサンプルアンドホールド回路の第1の実施の形態を示すブロック構成図である。この実施の形態は、一対の出力端をもつ第1の差動増幅回路からなる入力部12の出力端を、サンプルホールドパルス回路13からのサンプルホールドパルスにより切り替え制御される第1のスイッチ回路14の入力に接続する。該第1のスイッチ回路14は一対の1入力2出力型のスイッチ部で構成されており、サンプル(トラック)モード時は、入力部12は一方の一対の出力端を介して負荷15の一端にそれぞれ接続され、ホールドモード時は負荷15に接続されずに、他方の一対の出力端を介して電源VCCに接続される構成となっている。また第1のスイッチ回路14と負荷15との接続端は、抵抗R4,R5を介して第1及び第2の出力トランジスタQ5,Q9のベースと、同じくサンプルホールドパルス回路13からのサンプルホールドパルスにより切り替え制御される入出力切替型の一対のスイッチ部からなる第2のスイッチ回路16の一対の入力端にそれぞれ接続され、第1及び第2の出力トランジスタQ5,Q9のエミッタは、第2のスイッチ回路16の一対の出力端と、ホールドコンデンサC1,C2と、第2の差動増幅回路17の入力端にそれぞれ接続されている。なお、図1において、11は入力信号源、CA,CBは出力トランジスタQ5,Q9の寄生容量を示している。
【0009】
このように構成されたサンプルアンドホールド回路においては、ホールドモード時に第1の差動増幅回路からなる入力部12の入力に対する一対の出力電流は、第1のスイッチ回路14により第1の差動増幅回路の負荷15に流れないため、入力信号は第2のスイッチ回路16の入力端に伝達されない。その結果、第2のスイッチ回路16に接続された第1及び第2の出力トランジスタQ5,Q9の寄生容量CA,CBが存在していても、ホールドモード時は、入力信号が出力に現れることがなくなり、フィードスルー特性が良好なサンプルアンドホールド回路が得られる。
【0010】
上記第1の実施の形態で示したサンプルアンドホールド回路では、出力トランジスタQ5,Q9をカットオフさせるための抵抗R4,R5が信号伝達経路に存在するため、その抵抗と第2のスイッチ回路を構成するトランジスタの寄生容量によって、サンプルモード時の高周波特性が劣化するという問題点があるが、これを改善するための第2の実施の形態を図2に基づいて説明する。なお、図2において図1に示した第1の実施の形態と同一又は対応する構成要素には同一の符号を付して示している。この実施の形態は、ホールドモード時に第1のスイッチ回路14を、負荷15の基準電圧を供給するレベルシフト回路18に接続すると共に、抵抗R4,R5を取り除いて、負荷15と第1のスイッチ回路14との接続点を直接第1及び第2の出力トランジスタQ5,Q9に接続し、また第2のスイッチ回路16をホールドモード時に入力側を電源に接続するように構成している。
【0011】
このように構成することにより、ホールドモード時に、第1のスイッチ回路14をレベルシフト回路18へ接続し、第1のスイッチ回路14を流れる電流をレベルシフト回路18に流すことにより、第1及び第2の出力トランジスタQ5,Q9を逆バイアスレベルに設定しカットオフさせることにより、第1の実施の形態における抵抗R4,R5を取り除いた高周波特性が良好な動作が得られる。
【0012】
【実施例】
次に具体的な実施例について説明する。図3は具体的な第1実施例を示す回路構成図であり、図5に示した従来例と同一又は対応する部材には、同一符号を付して示している。この実施例においては、入力部となる第1の差動増幅回路を構成するトランジスタQ1,Q2のベースに入力信号源6を接続すると共に、それらのコレクタに、エミッタを共通に接続しているトランジスタQ11,Q13とQ12,Q14を、それぞれ接続し、またトランジスタQ11とQ12のベースを共通に接続すると共に、トランジスタQ13とQ14のベースも共通に接続して、それらのベース両端に、サンプルホールドモードを切り換えるパルス信号をサンプルホールドパルス回路5より印加するように構成する。そしてトランジスタQ13とQ14のコレクタには、それぞれ負荷抵抗R2,R3が接続され、負荷抵抗R2,R3の他端は共通に接続され、コレクタとベースを電源に共通に接続したトランジスタQ15のエミッタに接続されている。一方、トランジスタQ11とQ12のコレクタは電源VCCに接続されている。また負荷抵抗R2,R3とトランジスタQ13,Q14との接続端には、第2のスイッチ回路を構成する一対のスイッチ部の各入力トランジスタQ6,Q10のベースが接続されている。なお、図3において、C1,C2はホールド用コンデンサ、I1〜I4は基準電流源、I5,I6はバイアス電流源、4は第2の差動増幅回路、R4,R5は一対のスイッチ部の各出力トランジスタQ5,Q9をカットオフさせるための抵抗である。
【0013】
このように構成した第1実施例のサンプルアンドホールド回路は、図1に示した第1の実施の形態に対応するもので、入力部となる第1の差動増幅回路を構成するトランジスタQ1及びQ2のコレクタ電流は、ホールドモード時にサンプルホールドパルス回路5からのパルス信号により、トランジスタQ11,Q12のベース電圧を、トランジスタQ13,Q14より約 200mV以上高くすることにより、トランジスタQ11,Q12のエミッタ側に全て流れるため、負荷抵抗R2,R3には流れず、その結果、入力信号は第2のスイッチ回路を構成する一対のスイッチ部の各出力トランジスタQ5,Q9のベースには伝達されなくなり、フィードスルー特性が良好となる。
【0014】
次に、第2実施例を図4に基づいて説明する。この実施例は、図2に示した第2の実施の形態に対応するもので、トランジスタQ11,Q12のコレクタを抵抗R6を介して電源VCCに接続すると共に、トランジスタQ15のベースに接続し、トランジスタQ15と抵抗R6によりレベルシフト回路を構成している。更に、抵抗R4,R5を取り除いて、第2のスイッチ回路を構成する一対のスイッチ部の各入力トランジスタQ6,Q10のエミッタを、各出力トランジスタQ5,Q9のベースに直結すると共に、一対の各スイッチ部を構成するトランジスタQ3,Q7のコレクタを電源VCCに接続して構成するもので、他の構成は第1実施例と同様である。
【0015】
この実施例においては、抵抗R6はホールドモード時にトランジスタQ11,Q12のコレクタ電流を流すことにより、第2のスイッチ回路の一対のスイッチ部を構成する各出力トランジスタQ5,Q9のベースの電圧を下げ、該トランジスタQ5,Q9をカットオフさせる。
【0016】
次に、抵抗R6の設定値R6 について説明する。サンプルモード時のホールド用コンデンサC1又はC2の電圧VCSは、入力信号が最大に変化した場合、おおよそ次式(1)で表される電圧となる。
VCS=VCC−VBEQ15 −R3 (I1 +I2 )−VBEQ6−VBEQ5 ・・・(1)
ここで、VBEQ15 はトランジスタQ15のベース・エミッタ間電圧、R3 は抵抗R3の抵抗値、I1 ,I2 は電流源I1,I2の電流値、VBEQ6,VBEQ5はトランジスタQ6,Q5のベース・エミッタ間電圧である。
また、ホールドモード時のトランジスタQ5又はQ9のベース電圧VCHは、おおよそ次式(2)で表される。
VCH=VCC−R6 (I1 +I2 )−VBEQ15 −VBEQ6 ・・・・・・・(2)
トランジスタQ5又はQ9の逆バイアス電圧レベルをVEBQ5,VEBQ9とすると、次式(3)が成立する。
VCS−VCH=VEBQ5−VBEQ5 ・・・・・・・・・・(3)
上記(1),(2),(3)式より、R6 は次式(4)で表される。
R6 =R3 +VEBQ5/(I1 +I2 ) ・・・・・・(4)
【0017】
このように、抵抗R6の値R6 を設定することにより、図3に示した第1実施例における第2のスイッチ回路を構成する一対のスイッチ部の抵抗R4,R5を除去することができ、これにより、これらの抵抗R4,R5とトランジスタQ3,Q7に寄生するコレクタ・サブストレート間容量等の寄生容量によるサンプル(トラック)モード時における周波数特性の劣化を防止することができる。
【0018】
【発明の効果】
以上詳細に説明したように、請求項1記載の発明によれば、ホールドモード時に入力信号が出力に影響しなくなり、フィードスルー特性が良好なサンプルアンドホールド回路を実現することができる。
【図面の簡単な説明】
【図1】 本発明に係るサンプルアンドホールド回路の第1の実施の形態を示すブロック構成図である。
【図2】 第2の実施の形態を示すブロック構成図である。
【図3】 本発明の具体的な第1実施例を示す回路構成図である。
【図4】 本発明の第2実施例を示す回路構成図である。
【図5】 従来のサンプルアンドホールド回路の構成例を示す回路構成図である。
【符号の説明】
1 第1の差動増幅回路
2 第1のスイッチ部
3 第2のスイッチ部
4 第2の差動増幅回路
5 サンプルホールドパルス回路
6 入力信号源
11 入力信号源
12 入力部
13 サンプルホールドパルス回路
14 第1のスイッチ回路
15 負荷
16 第2のスイッチ回路
17 第2の差動増幅回路
18 レベルシフト回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sample-and-hold circuit, and more particularly to a sample-and-hold circuit that can improve so-called feedthrough characteristics in which a change in an input signal appears in an output in a hold mode.
[0002]
[Prior art]
As a sample and hold circuit, one having a configuration as shown in FIG. 5 is conventionally known (for example, Japanese Patent Publication No. 6-32237, IEEE J, Solid-State Circuits, VOL. 27, No. 7, 1992, pages 988-992). This sample and hold circuit includes transistors Q3, Q4, Q5, Q6, and a resistor R4 as output load resistors R2 and R3 of the first differential amplifier circuit 1 including transistors Q1 and Q2, a resistor R1, and current sources I1 and I2. , The first switch unit 2 composed of current sources I3 and I5, and the bases of the input transistors Q6 and Q10 of the
[0003]
Then, the currents from the current sources I3 and I4 flow in the resistors R4 and R5 of the first and
[0004]
[Problems to be solved by the invention]
By the way, in the conventional differential type sample and hold circuit shown in FIG. 5, when the fluctuation amount (amplitude) of the input signal is small and the change speed (frequency) of the input signal is slow, the input is performed in the hold mode. Changes in the signal do not appear much at the output. However, when the amount of change in the input signal is large and the change speed is fast, the change in the input signal appears in the output in the hold mode, which causes a problem as feedthrough characteristics.
[0005]
The reason for this problem is as follows. That is, the fluctuation of the input signal is transmitted through the first differential amplifier circuit 1 to the bases of the transistors Q5 and Q9 of the first and
[0006]
The present invention has been made to solve the above-described problems in the conventional sample-and-hold circuit, and provides a sample-and-hold circuit in which a change in the input signal does not affect the output in the hold mode. Objective.
[0007]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1 is a sample-and-hold circuit having a differential amplifier circuit in an input section, and a pair of output terminals of the first differential amplifier circuit constituting the input section. The input terminals of the first switch circuit composed of a pair of one-input two-output type switch units controlled by the sample hold pulse are respectively connected, and in the sample mode , one pair of output terminals of the first switch circuit Are connected to a pair of loads of the first differential amplifier circuit, and in the hold mode, the other pair of output terminals of the first switch circuit are connected to a power source, and one pair of the first switch circuit is connected. The control electrodes of the pair of output transistors, whose main electrodes are connected to the hold capacitor and the input of the second differential amplifier circuit, are connected to the connection terminals of the output terminal of the pair and the pair of loads via resistors, respectively. The first terminal connected to the main electrode of each output transistor and the second terminal connected to the control electrode are connected to the reference current source by a pair of switching transistors controlled by the sample hold pulse. A second switch circuit including a pair of switch units that are selectively connected to the third terminal, and the first terminal is connected to the third terminal in the sample mode, and the hold In the mode, the second terminal is connected to the third terminal so that the control electrode of the output transistor has a reverse bias potential with respect to the main electrode . With this configuration, in the hold mode, the output current of the first differential amplifier circuit constituting the input unit flows to the power supply outside the input / output signal path, and the input signal is input to the input terminal of the second switch circuit. Therefore, the input signal does not affect the output, and a sample (track) and hold circuit with good feedthrough characteristics can be realized.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments will be described. FIG. 1 is a block diagram showing a first embodiment of a sample and hold circuit according to the present invention. In this embodiment, a
[0009]
In the sample-and-hold circuit configured as described above, a pair of output currents corresponding to the input of the
[0010]
In the sample and hold circuit shown in the first embodiment, since the resistors R4 and R5 for cutting off the output transistors Q5 and Q9 are present in the signal transmission path, the resistor and the second switch circuit are configured. There is a problem that the high frequency characteristics in the sample mode are deteriorated due to the parasitic capacitance of the transistor, and a second embodiment for improving this will be described with reference to FIG. In FIG. 2, the same or corresponding components as those in the first embodiment shown in FIG. In this embodiment, in the hold mode, the
[0011]
With this configuration, in the hold mode, the
[0012]
【Example】
Next, specific examples will be described. FIG. 3 is a circuit diagram showing a specific first embodiment, and the same or corresponding members as those in the conventional example shown in FIG. In this embodiment, the input signal source 6 is connected to the bases of the transistors Q1 and Q2 constituting the first differential amplifier circuit serving as the input section, and the emitter is commonly connected to the collectors of these transistors. Q11, Q13 and Q12, Q14 are connected respectively, and the bases of the transistors Q11 and Q12 are connected in common, and the bases of the transistors Q13 and Q14 are also connected in common, and a sample hold mode is applied to both ends of the bases. The switching pulse signal is applied from the sample
[0013]
The sample-and-hold circuit of the first embodiment configured as described above corresponds to the first embodiment shown in FIG. 1, and includes a transistor Q1 and a transistor Q1 constituting the first differential amplifier circuit serving as an input section. The collector current of Q2 is set to the emitter side of the transistors Q11 and Q12 by making the base voltage of the transistors Q11 and Q12 higher than the transistors Q13 and Q14 by about 200 mV or more by the pulse signal from the sample
[0014]
Next, a second embodiment will be described with reference to FIG. This example corresponds to the second embodiment shown in FIG. 2, and the collectors of the transistors Q11 and Q12 are connected to the power source V CC via the resistor R6 and connected to the base of the transistor Q15. A level shift circuit is configured by the transistor Q15 and the resistor R6. Further, the resistors R4 and R5 are removed, and the emitters of the input transistors Q6 and Q10 of the pair of switch parts constituting the second switch circuit are directly connected to the bases of the output transistors Q5 and Q9, and the pair of switches The collectors of the transistors Q3 and Q7 constituting the part are connected to the power source V CC , and the other configurations are the same as in the first embodiment.
[0015]
In this embodiment, the resistor R6 causes the collector currents of the transistors Q11 and Q12 to flow in the hold mode, thereby lowering the base voltages of the output transistors Q5 and Q9 constituting the pair of switch parts of the second switch circuit, The transistors Q5 and Q9 are cut off.
[0016]
Next, the set value R 6 of the resistor R6 is explained. The voltage V CS of the hold capacitor C1 or C2 in the sample mode is approximately the voltage expressed by the following equation (1) when the input signal changes to the maximum.
V CS = V CC −V BEQ15 −R 3 (I 1 + I 2 ) −V BEQ6 −V BEQ5 (1)
Here, V BEQ15 the base-emitter voltage of the transistor Q15, the resistance value of R 3 is resistor R3, I 1, I 2 is the current value of the current source I1, I2, V BEQ6, V BEQ5 the transistors Q6, Q5 Base-emitter voltage.
Further, the base voltage V CH of the transistor Q5 or Q9 in the hold mode is approximately represented by the following equation (2).
V CH = V CC -R 6 (I 1 + I 2 ) -V BEQ15 -V BEQ6 (2)
When the reverse bias voltage level of the transistor Q5 or Q9 is V EBQ5 and V EBQ9 , the following equation (3) is established.
V CS -V CH = V EBQ5 -V BEQ5 (3)
(1), (2), (3) from the equation, R 6 is represented by the following formula (4).
R 6 = R 3 + V EBQ5 / (I 1 + I 2 ) (4)
[0017]
Thus, by setting the value R 6 of the resistor R 6 , the resistors R 4 and
[0018]
【The invention's effect】
As described above in detail, according to the first aspect of the present invention, it is possible to realize a sample-and-hold circuit with good feedthrough characteristics because the input signal does not affect the output in the hold mode.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a sample and hold circuit according to the present invention.
FIG. 2 is a block configuration diagram showing a second embodiment;
FIG. 3 is a circuit configuration diagram showing a specific first embodiment of the present invention.
FIG. 4 is a circuit configuration diagram showing a second embodiment of the present invention.
FIG. 5 is a circuit configuration diagram showing a configuration example of a conventional sample and hold circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 1st differential amplifier circuit 2
11 Input signal source
12 Input section
13 Sample hold pulse circuit
14 First switch circuit
15 Load
16 Second switch circuit
17 Second differential amplifier circuit
18 Level shift circuit
Claims (1)
サンプルモード時に、該第1のスイッチ回路の一方の一対の出力端を前記第1の差動増幅回路の一対の負荷に接続し、
ホールドモード時に、前記第1のスイッチ回路の他方の一対の出力端を電源に接続し、 前記第1のスイッチ回路の一方の一対の出力端と一対の負荷との接続端に、ホールドコンデンサと第2の差動増幅回路の入力とにその主電極が接続された一対の出力トランジスタの制御電極をそれぞれ抵抗を介して接続し、
各前記出力トランジスタの主電極に接続された第1の端子と制御電極に接続された第2の端子とを、前記サンプルホールドパルスにより制御される一対の切替トランジスタにより、基準電流源に接続された第3の端子に択一的に接続するスイッチ部を一対として備えた第2のスイッチ回路を備え、
前記サンプルモード時に、前記第1の端子を前記第3の端子に接続し、
前記ホールドモード時に、前記第2の端子を前記第3の端子に接続することで、前記出力トランジスタの前記制御電極を前記主電極に対して逆バイアス電位とするように構成されていることを特徴とするサンプルアンドホールド回路。In a sample and hold circuit having a differential amplifier circuit as an input unit, a pair of one-input two-output type controlled by a sample-and-hold pulse is connected to a pair of output terminals of the first differential amplifier circuit constituting the input unit. Connect each input terminal of the first switch circuit consisting of the switch part,
During the sample mode , one pair of output terminals of the first switch circuit is connected to a pair of loads of the first differential amplifier circuit,
In the hold mode, the other pair of output terminals of the first switch circuit are connected to a power source, and a hold capacitor and a second capacitor are connected to the connection terminals of the one pair of output terminals and the pair of loads of the first switch circuit. The control electrodes of a pair of output transistors, whose main electrodes are connected to the inputs of the two differential amplifier circuits, are connected via resistors,
A first terminal connected to the main electrode of each output transistor and a second terminal connected to the control electrode are connected to a reference current source by a pair of switching transistors controlled by the sample hold pulse. A second switch circuit including a pair of switch portions that are selectively connected to the third terminal;
During the sample mode, the first terminal is connected to the third terminal;
In the hold mode, the control terminal of the output transistor is configured to have a reverse bias potential with respect to the main electrode by connecting the second terminal to the third terminal. A sample and hold circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30227395A JP3922737B2 (en) | 1995-10-27 | 1995-10-27 | Sample and hold circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30227395A JP3922737B2 (en) | 1995-10-27 | 1995-10-27 | Sample and hold circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09128989A JPH09128989A (en) | 1997-05-16 |
JP3922737B2 true JP3922737B2 (en) | 2007-05-30 |
Family
ID=17907028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30227395A Expired - Fee Related JP3922737B2 (en) | 1995-10-27 | 1995-10-27 | Sample and hold circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3922737B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6194038B2 (en) * | 2016-02-26 | 2017-09-06 | 日本電信電話株式会社 | Track and hold circuit |
-
1995
- 1995-10-27 JP JP30227395A patent/JP3922737B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09128989A (en) | 1997-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100449934B1 (en) | Arrangement comprising a magnetic write head, and write amplifier with capacitive feed-forward compensation | |
US6104244A (en) | Amplifier having a rail-to-rail output stage | |
EP0484129B1 (en) | Sample-and-hold circuit | |
PL168169B1 (en) | Transducer arrangement | |
JP3664010B2 (en) | Analog switch circuit | |
JPH0554689A (en) | Sample and hold circuit and buffer circuit and sample and hold device using above circuits | |
KR940000940B1 (en) | Switching device for suppressing a signal | |
JP3922737B2 (en) | Sample and hold circuit | |
US4602172A (en) | High input impedance circuit | |
JPS60817B2 (en) | Complementary emitter follower circuit | |
JPH1197774A (en) | Output circuit device | |
JPH02153616A (en) | Driver circuit | |
US4849663A (en) | Switchable smoothing network | |
JPH0588563B2 (en) | ||
JPH0370204A (en) | Circuit in combination with current difference and operating amplifier | |
US4659946A (en) | Memory gate for error sampler | |
EP0324205A2 (en) | Amplifier circuit arrangement | |
JP2594531B2 (en) | amplifier | |
JPH0575408A (en) | Voltage transition circuit | |
JP3461540B2 (en) | Memory cell | |
JP3775093B2 (en) | Sample and hold circuit | |
JPH0139014Y2 (en) | ||
JPS6095796A (en) | Sample and hold circuit | |
JP3164337B2 (en) | Pulse signal amplifier circuit | |
JP3826463B2 (en) | Sample hold circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051227 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070109 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070213 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070220 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |