JP3922737B2

JP3922737B2 - Sample and hold circuit

Info

Publication number: JP3922737B2
Application number: JP30227395A
Authority: JP
Inventors: 誠小野
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 1995-10-27
Filing date: 1995-10-27
Publication date: 2007-05-30
Anticipated expiration: 2015-10-27
Also published as: JPH09128989A

Description

【０００１】
【発明の属する技術分野】
この発明は、サンプルアンドホールド回路に関し、特にホールドモード時に入力信号の変化が出力に現れる、いわゆるフィードスルー特性を改善できるようにしたサンプルアンドホールド回路に関する。
【０００２】
【従来の技術】
サンプルアンドホールド回路としては、従来、図５に示すような構成のものが知られている（例えば、特公平６−３２２３７号公報，IEEE J, Solid-State Circuits, VOL.27, No.7, 1992, Page 988〜992 参照）。このサンプルアンドホールド回路は、トランジスタＱ１，Ｑ２、抵抗Ｒ１、電流源Ｉ１，Ｉ２からなる第１の差動増幅回路１の出力負荷抵抗Ｒ２，Ｒ３に、トランジスタＱ３，Ｑ４，Ｑ５，Ｑ６、抵抗Ｒ４、電流源Ｉ３，Ｉ５からなる第１のスイッチ部２と、トランジスタＱ７，Ｑ８，Ｑ９，Ｑ10、抵抗Ｒ５、電流源Ｉ４，Ｉ６からなる第２のスイッチ部３の各入力トランジスタＱ６，Ｑ10のベースをそれぞれ接続し、該第１及び第２のスイッチ部の出力端にホールドコンデンサＣ１，Ｃ２を接続すると共に、第２の差動増幅回路４の入力端を接続して構成されている。そして、第１及び第２のスイッチ部２，３を構成するトランジスタＱ３，Ｑ４及びＱ７，Ｑ８には、サンプルホールドパルス回路５からサンプルホールドパルスが印加されるようになっており、６は入力信号源を示している。
【０００３】
そして、第１及び第２のスイッチ部２，３の抵抗Ｒ４，Ｒ５には、ホールドモード時に電流源Ｉ３，Ｉ４からの電流がそれぞれ流れることにより、トランジスタＱ５及びＱ９をカットオフさせて、スイッチの動作をさせる役目をしており、またこの構成のサンプルホールドパルス回路は、差動構成となっており、ホールドコンデンサＣ１，Ｃ２の同期変動分は第２の差動増幅回路４により除去されるため、サンプルアンドホールド回路特性におけるドループレート及びスイッチングトランジェントが良好な構成となっている。
【０００４】
【発明が解決しようとする課題】
ところで、図５に示した従来の差動型サンプルアンドホールド回路においては、入力信号の変動量（振幅）が小さい場合、及び入力信号の変化速度（周波数）が遅い場合には、ホールドモード時に入力信号の変化は出力にあまり現れない。しかし入力信号の変化量が大きく変化スピードが速い場合、ホールドモード時であるにも拘らず入力信号の変化が出力に現れ、フィードスルー特性として問題となってくる。
【０００５】
この問題の発生理由は次のとおりである。すなわち、入力信号の変動が第１の差動増幅回路１を通って第１及び第２のスイッチ部２，３のトランジスタＱ５，Ｑ９のベースに、ほぼ同じ変動量で伝達されるため、ホールドモード時でも、カットオフしているトランジスタＱ５，Ｑ９のベース・エミッタ接合容量を通って、ホールドコンデンサＣ１，Ｃ２を充放電し、その結果、ホールドコンデンサＣ１，Ｃ２の充電電圧の変動分の差が、第２の差動増幅回路４から現れることとなる。また、この従来のサンプルアンドホールド回路では、トランジスタＱ５とＱ９を逆バイアスにしてカットオフさせるための抵抗Ｒ４，Ｒ５と、トランジスタＱ３，Ｑ７のコレクタ・サブストレート間容量等の寄生容量のために、サンプルモードでの周波数特性（高域）に制限がかかるという問題点があった。
【０００６】
本発明は、従来のサンプルアンドホールド回路における上記問題点を解消するためになされたもので、ホールドモード時に入力信号の変化が出力に影響を与えないようにしたサンプルアンドホールド回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、差動増幅回路を入力部にもつサンプルアンドホールド回路において、前記入力部を構成する第１の差動増幅回路の一対の出力端に、サンプルホールドパルスにより制御される一対の１入力２出力型のスイッチ部からなる第１のスイッチ回路の入力端をそれぞれ接続し、サンプルモード時に、該第１のスイッチ回路の一方の一対の出力端を前記第１の差動増幅回路の一対の負荷に接続し、ホールドモード時に、前記第１のスイッチ回路の他方の一対の出力端を電源に接続し、前記第１のスイッチ回路の一方の一対の出力端と一対の負荷との接続端に、ホールドコンデンサと第２の差動増幅回路の入力とにその主電極が接続された一対の出力トランジスタの制御電極をそれぞれ抵抗を介して接続し、各前記出力トランジスタの主電極に接続された第１の端子と制御電極に接続された第２の端子とを、前記サンプルホールドパルスにより制御される一対の切替トランジスタにより、基準電流源に接続された第３の端子に択一的に接続するスイッチ部を一対として備えた第２のスイッチ回路を備え、前記サンプルモード時に、前記第１の端子を前記第３の端子に接続し、前記ホールドモード時に、前記第２の端子を前記第３の端子に接続することで、前記出力トランジスタの前記制御電極を前記主電極に対して逆バイアス電位とするように構成するものである。このように構成することにより、ホールドモード時には、入力部を構成する第１の差動増幅回路の出力電流は入出力信号経路外の電源に流れ、入力信号は第２のスイッチ回路の入力端には伝達されず、したがって入力信号が出力に影響しなくなり、フィードスルー特性が良好なサンプル（トラック）アンドホールド回路を実現することができる。
【０００８】
【発明の実施の形態】
次に、実施の形態について説明する。図１は、本発明に係るサンプルアンドホールド回路の第１の実施の形態を示すブロック構成図である。この実施の形態は、一対の出力端をもつ第１の差動増幅回路からなる入力部12の出力端を、サンプルホールドパルス回路13からのサンプルホールドパルスにより切り替え制御される第１のスイッチ回路14の入力に接続する。該第１のスイッチ回路14は一対の１入力２出力型のスイッチ部で構成されており、サンプル（トラック）モード時は、入力部12は一方の一対の出力端を介して負荷15の一端にそれぞれ接続され、ホールドモード時は負荷15に接続されずに、他方の一対の出力端を介して電源Ｖ_CCに接続される構成となっている。また第１のスイッチ回路14と負荷15との接続端は、抵抗Ｒ４，Ｒ５を介して第１及び第２の出力トランジスタＱ５，Ｑ９のベースと、同じくサンプルホールドパルス回路13からのサンプルホールドパルスにより切り替え制御される入出力切替型の一対のスイッチ部からなる第２のスイッチ回路16の一対の入力端にそれぞれ接続され、第１及び第２の出力トランジスタＱ５，Ｑ９のエミッタは、第２のスイッチ回路16の一対の出力端と、ホールドコンデンサＣ１，Ｃ２と、第２の差動増幅回路17の入力端にそれぞれ接続されている。なお、図１において、11は入力信号源、ＣＡ，ＣＢは出力トランジスタＱ５，Ｑ９の寄生容量を示している。
【０００９】
このように構成されたサンプルアンドホールド回路においては、ホールドモード時に第１の差動増幅回路からなる入力部12の入力に対する一対の出力電流は、第１のスイッチ回路14により第１の差動増幅回路の負荷15に流れないため、入力信号は第２のスイッチ回路16の入力端に伝達されない。その結果、第２のスイッチ回路16に接続された第１及び第２の出力トランジスタＱ５，Ｑ９の寄生容量ＣＡ，ＣＢが存在していても、ホールドモード時は、入力信号が出力に現れることがなくなり、フィードスルー特性が良好なサンプルアンドホールド回路が得られる。
【００１０】
上記第１の実施の形態で示したサンプルアンドホールド回路では、出力トランジスタＱ５，Ｑ９をカットオフさせるための抵抗Ｒ４，Ｒ５が信号伝達経路に存在するため、その抵抗と第２のスイッチ回路を構成するトランジスタの寄生容量によって、サンプルモード時の高周波特性が劣化するという問題点があるが、これを改善するための第２の実施の形態を図２に基づいて説明する。なお、図２において図１に示した第１の実施の形態と同一又は対応する構成要素には同一の符号を付して示している。この実施の形態は、ホールドモード時に第１のスイッチ回路14を、負荷15の基準電圧を供給するレベルシフト回路18に接続すると共に、抵抗Ｒ４，Ｒ５を取り除いて、負荷15と第１のスイッチ回路14との接続点を直接第１及び第２の出力トランジスタＱ５，Ｑ９に接続し、また第２のスイッチ回路16をホールドモード時に入力側を電源に接続するように構成している。
【００１１】
このように構成することにより、ホールドモード時に、第１のスイッチ回路14をレベルシフト回路18へ接続し、第１のスイッチ回路14を流れる電流をレベルシフト回路18に流すことにより、第１及び第２の出力トランジスタＱ５，Ｑ９を逆バイアスレベルに設定しカットオフさせることにより、第１の実施の形態における抵抗Ｒ４，Ｒ５を取り除いた高周波特性が良好な動作が得られる。
【００１２】
【実施例】
次に具体的な実施例について説明する。図３は具体的な第１実施例を示す回路構成図であり、図５に示した従来例と同一又は対応する部材には、同一符号を付して示している。この実施例においては、入力部となる第１の差動増幅回路を構成するトランジスタＱ１，Ｑ２のベースに入力信号源６を接続すると共に、それらのコレクタに、エミッタを共通に接続しているトランジスタＱ11，Ｑ13とＱ12，Ｑ14を、それぞれ接続し、またトランジスタＱ11とＱ12のベースを共通に接続すると共に、トランジスタＱ13とＱ14のベースも共通に接続して、それらのベース両端に、サンプルホールドモードを切り換えるパルス信号をサンプルホールドパルス回路５より印加するように構成する。そしてトランジスタＱ13とＱ14のコレクタには、それぞれ負荷抵抗Ｒ２，Ｒ３が接続され、負荷抵抗Ｒ２，Ｒ３の他端は共通に接続され、コレクタとベースを電源に共通に接続したトランジスタＱ15のエミッタに接続されている。一方、トランジスタＱ11とＱ12のコレクタは電源Ｖ_CCに接続されている。また負荷抵抗Ｒ２，Ｒ３とトランジスタＱ13，Ｑ14との接続端には、第２のスイッチ回路を構成する一対のスイッチ部の各入力トランジスタＱ６，Ｑ10のベースが接続されている。なお、図３において、Ｃ１，Ｃ２はホールド用コンデンサ、Ｉ１〜Ｉ４は基準電流源、Ｉ５，Ｉ６はバイアス電流源、４は第２の差動増幅回路、Ｒ４，Ｒ５は一対のスイッチ部の各出力トランジスタＱ５，Ｑ９をカットオフさせるための抵抗である。
【００１３】
このように構成した第１実施例のサンプルアンドホールド回路は、図１に示した第１の実施の形態に対応するもので、入力部となる第１の差動増幅回路を構成するトランジスタＱ１及びＱ２のコレクタ電流は、ホールドモード時にサンプルホールドパルス回路５からのパルス信号により、トランジスタＱ11，Ｑ12のベース電圧を、トランジスタＱ13，Ｑ14より約 200ｍＶ以上高くすることにより、トランジスタＱ11，Ｑ12のエミッタ側に全て流れるため、負荷抵抗Ｒ２，Ｒ３には流れず、その結果、入力信号は第２のスイッチ回路を構成する一対のスイッチ部の各出力トランジスタＱ５，Ｑ９のベースには伝達されなくなり、フィードスルー特性が良好となる。
【００１４】
次に、第２実施例を図４に基づいて説明する。この実施例は、図２に示した第２の実施の形態に対応するもので、トランジスタＱ11，Ｑ12のコレクタを抵抗Ｒ６を介して電源Ｖ_CCに接続すると共に、トランジスタＱ15のベースに接続し、トランジスタＱ15と抵抗Ｒ６によりレベルシフト回路を構成している。更に、抵抗Ｒ４，Ｒ５を取り除いて、第２のスイッチ回路を構成する一対のスイッチ部の各入力トランジスタＱ６，Ｑ10のエミッタを、各出力トランジスタＱ５，Ｑ９のベースに直結すると共に、一対の各スイッチ部を構成するトランジスタＱ３，Ｑ７のコレクタを電源Ｖ_CCに接続して構成するもので、他の構成は第１実施例と同様である。
【００１５】
この実施例においては、抵抗Ｒ６はホールドモード時にトランジスタＱ11，Ｑ12のコレクタ電流を流すことにより、第２のスイッチ回路の一対のスイッチ部を構成する各出力トランジスタＱ５，Ｑ９のベースの電圧を下げ、該トランジスタＱ５，Ｑ９をカットオフさせる。
【００１６】
次に、抵抗Ｒ６の設定値Ｒ₆について説明する。サンプルモード時のホールド用コンデンサＣ１又はＣ２の電圧Ｖ_CSは、入力信号が最大に変化した場合、おおよそ次式（１）で表される電圧となる。
Ｖ_CS＝Ｖ_CC−Ｖ_BEQ15−Ｒ₃（Ｉ₁＋Ｉ₂）−Ｖ_BEQ6−Ｖ_BEQ5 ・・・（１）
ここで、Ｖ_BEQ15はトランジスタＱ15のベース・エミッタ間電圧、Ｒ₃は抵抗Ｒ３の抵抗値、Ｉ₁，Ｉ₂は電流源Ｉ１，Ｉ２の電流値、Ｖ_BEQ6，Ｖ_BEQ5はトランジスタＱ６，Ｑ５のベース・エミッタ間電圧である。
また、ホールドモード時のトランジスタＱ５又はＱ９のベース電圧Ｖ_CHは、おおよそ次式（２）で表される。
Ｖ_CH＝Ｖ_CC−Ｒ₆（Ｉ₁＋Ｉ₂）−Ｖ_BEQ15−Ｖ_BEQ6 ・・・・・・・（２）
トランジスタＱ５又はＱ９の逆バイアス電圧レベルをＶ_EBQ5，Ｖ_EBQ9とすると、次式（３）が成立する。
Ｖ_CS−Ｖ_CH＝Ｖ_EBQ5−Ｖ_BEQ5 ・・・・・・・・・・（３）
上記（１），（２），（３）式より、Ｒ₆は次式（４）で表される。
Ｒ₆＝Ｒ₃＋Ｖ_EBQ5／（Ｉ₁＋Ｉ₂）・・・・・・（４）
【００１７】
このように、抵抗Ｒ６の値Ｒ₆を設定することにより、図３に示した第１実施例における第２のスイッチ回路を構成する一対のスイッチ部の抵抗Ｒ４，Ｒ５を除去することができ、これにより、これらの抵抗Ｒ４，Ｒ５とトランジスタＱ３，Ｑ７に寄生するコレクタ・サブストレート間容量等の寄生容量によるサンプル（トラック）モード時における周波数特性の劣化を防止することができる。
【００１８】
【発明の効果】
以上詳細に説明したように、請求項１記載の発明によれば、ホールドモード時に入力信号が出力に影響しなくなり、フィードスルー特性が良好なサンプルアンドホールド回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るサンプルアンドホールド回路の第１の実施の形態を示すブロック構成図である。
【図２】第２の実施の形態を示すブロック構成図である。
【図３】本発明の具体的な第１実施例を示す回路構成図である。
【図４】本発明の第２実施例を示す回路構成図である。
【図５】従来のサンプルアンドホールド回路の構成例を示す回路構成図である。
【符号の説明】
１第１の差動増幅回路
２第１のスイッチ部
３第２のスイッチ部
４第２の差動増幅回路
５サンプルホールドパルス回路
６入力信号源
11 入力信号源
12 入力部
13 サンプルホールドパルス回路
14 第１のスイッチ回路
15 負荷
16 第２のスイッチ回路
17 第２の差動増幅回路
18 レベルシフト回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sample-and-hold circuit, and more particularly to a sample-and-hold circuit that can improve so-called feedthrough characteristics in which a change in an input signal appears in an output in a hold mode.
[0002]
[Prior art]
As a sample and hold circuit, one having a configuration as shown in FIG. 5 is conventionally known (for example, Japanese Patent Publication No. 6-32237, IEEE J, Solid-State Circuits, VOL. 27, No. 7, 1992, pages 988-992). This sample and hold circuit includes transistors Q3, Q4, Q5, Q6, and a resistor R4 as output load resistors R2 and R3 of the first differential amplifier circuit 1 including transistors Q1 and Q2, a resistor R1, and current sources I1 and I2. , The first switch unit 2 composed of current sources I3 and I5, and the bases of the input transistors Q6 and Q10 of the second switch unit 3 composed of transistors Q7, Q8, Q9 and Q10, resistor R5 and current sources I4 and I6. Are connected, hold capacitors C1 and C2 are connected to the output terminals of the first and second switch sections, and the input terminal of the second differential amplifier circuit 4 is connected. A sample hold pulse is applied from the sample hold pulse circuit 5 to the transistors Q3, Q4 and Q7, Q8 constituting the first and second switch sections 2, 3, and 6 is an input signal. Showing the source.
[0003]
Then, the currents from the current sources I3 and I4 flow in the resistors R4 and R5 of the first and second switch sections 2 and 3 in the hold mode, respectively, thereby cutting off the transistors Q5 and Q9, thereby The sample-and-hold pulse circuit of this configuration has a differential configuration, and the synchronization fluctuation of the hold capacitors C1 and C2 is eliminated by the second differential amplifier circuit 4. The droop plate and the switching transient in the sample and hold circuit characteristics are good.
[0004]
[Problems to be solved by the invention]
By the way, in the conventional differential type sample and hold circuit shown in FIG. 5, when the fluctuation amount (amplitude) of the input signal is small and the change speed (frequency) of the input signal is slow, the input is performed in the hold mode. Changes in the signal do not appear much at the output. However, when the amount of change in the input signal is large and the change speed is fast, the change in the input signal appears in the output in the hold mode, which causes a problem as feedthrough characteristics.
[0005]
The reason for this problem is as follows. That is, the fluctuation of the input signal is transmitted through the first differential amplifier circuit 1 to the bases of the transistors Q5 and Q9 of the first and second switch sections 2 and 3 with substantially the same fluctuation amount. Even at that time, the hold capacitors C1 and C2 are charged and discharged through the base-emitter junction capacitances of the transistors Q5 and Q9 which are cut off, and as a result, the difference in fluctuation of the charging voltage of the hold capacitors C1 and C2 is It appears from the second differential amplifier circuit 4. In this conventional sample-and-hold circuit, resistors R4 and R5 for making transistors Q5 and Q9 reverse biased and cut off, and parasitic capacitances such as collector-substrate capacitances of transistors Q3 and Q7, There is a problem in that the frequency characteristics (high range) in the sample mode are limited.
[0006]
The present invention has been made to solve the above-described problems in the conventional sample-and-hold circuit, and provides a sample-and-hold circuit in which a change in the input signal does not affect the output in the hold mode. Objective.
[0007]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1 is a sample-and-hold circuit having a differential amplifier circuit in an input section, and a pair of output terminals of the first differential amplifier circuit constituting the input section. The input terminals of the first switch circuit composed of a pair of one-input two-output type switch units controlled by the sample hold pulse are respectively connected, and in the sample mode , one pair of output terminals of the first switch circuit Are connected to a pair of loads of the first differential amplifier circuit, and in the hold mode, the other pair of output terminals of the first switch circuit are connected to a power source, and one pair of the first switch circuit is connected. The control electrodes of the pair of output transistors, whose main electrodes are connected to the hold capacitor and the input of the second differential amplifier circuit, are connected to the connection terminals of the output terminal of the pair and the pair of loads via resistors, respectively. The first terminal connected to the main electrode of each output transistor and the second terminal connected to the control electrode are connected to the reference current source by a pair of switching transistors controlled by the sample hold pulse. A second switch circuit including a pair of switch units that are selectively connected to the third terminal, and the first terminal is connected to the third terminal in the sample mode, and the hold In the mode, the second terminal is connected to the third terminal so that the control electrode of the output transistor has a reverse bias potential with respect to the main electrode . With this configuration, in the hold mode, the output current of the first differential amplifier circuit constituting the input unit flows to the power supply outside the input / output signal path, and the input signal is input to the input terminal of the second switch circuit. Therefore, the input signal does not affect the output, and a sample (track) and hold circuit with good feedthrough characteristics can be realized.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments will be described. FIG. 1 is a block diagram showing a first embodiment of a sample and hold circuit according to the present invention. In this embodiment, a first switch circuit 14 in which the output terminal of the input unit 12 composed of a first differential amplifier circuit having a pair of output terminals is controlled to be switched by a sample hold pulse from the sample hold pulse circuit 13. Connect to the input. The first switch circuit 14 is composed of a pair of one-input two-output type switch units, and in the sample (track) mode, the input unit 12 is connected to one end of the load 15 through one pair of output terminals. In the hold mode, they are connected to the power source V _CC via the other pair of output terminals without being connected to the load 15. The connection end of the first switch circuit 14 and the load 15 is connected to the bases of the first and second output transistors Q5 and Q9 via the resistors R4 and R5 and the sample hold pulse from the sample hold pulse circuit 13 as well. The emitters of the first and second output transistors Q5 and Q9 are respectively connected to a pair of input terminals of a second switch circuit 16 composed of a pair of input / output switching type switch parts to be controlled. The circuit 16 is connected to a pair of output terminals, hold capacitors C1 and C2, and an input terminal of the second differential amplifier circuit 17, respectively. In FIG. 1, 11 indicates an input signal source, and CA and CB indicate parasitic capacitances of the output transistors Q5 and Q9.
[0009]
In the sample-and-hold circuit configured as described above, a pair of output currents corresponding to the input of the input unit 12 including the first differential amplifier circuit is supplied to the first differential amplifier by the first switch circuit 14 in the hold mode. The input signal is not transmitted to the input terminal of the second switch circuit 16 because it does not flow to the circuit load 15. As a result, even in the presence of the parasitic capacitances CA and CB of the first and second output transistors Q5 and Q9 connected to the second switch circuit 16, the input signal may appear at the output in the hold mode. Thus, a sample and hold circuit with good feedthrough characteristics can be obtained.
[0010]
In the sample and hold circuit shown in the first embodiment, since the resistors R4 and R5 for cutting off the output transistors Q5 and Q9 are present in the signal transmission path, the resistor and the second switch circuit are configured. There is a problem that the high frequency characteristics in the sample mode are deteriorated due to the parasitic capacitance of the transistor, and a second embodiment for improving this will be described with reference to FIG. In FIG. 2, the same or corresponding components as those in the first embodiment shown in FIG. In this embodiment, in the hold mode, the first switch circuit 14 is connected to the level shift circuit 18 that supplies the reference voltage of the load 15, and the resistors R4 and R5 are removed, so that the load 15 and the first switch circuit are removed. The connection point with the first output transistor Q5 is connected directly to the first and second output transistors Q5 and Q9, and the second switch circuit 16 is configured to connect the input side to the power source in the hold mode.
[0011]
With this configuration, in the hold mode, the first switch circuit 14 is connected to the level shift circuit 18, and the current flowing through the first switch circuit 14 is passed through the level shift circuit 18. By setting the second output transistors Q5 and Q9 to the reverse bias level and cutting them off, an operation with good high-frequency characteristics can be obtained without the resistors R4 and R5 in the first embodiment.
[0012]
【Example】
Next, specific examples will be described. FIG. 3 is a circuit diagram showing a specific first embodiment, and the same or corresponding members as those in the conventional example shown in FIG. In this embodiment, the input signal source 6 is connected to the bases of the transistors Q1 and Q2 constituting the first differential amplifier circuit serving as the input section, and the emitter is commonly connected to the collectors of these transistors. Q11, Q13 and Q12, Q14 are connected respectively, and the bases of the transistors Q11 and Q12 are connected in common, and the bases of the transistors Q13 and Q14 are also connected in common, and a sample hold mode is applied to both ends of the bases. The switching pulse signal is applied from the sample hold pulse circuit 5. The collectors of the transistors Q13 and Q14 are connected to load resistors R2 and R3, respectively, the other ends of the load resistors R2 and R3 are connected in common, and connected to the emitter of the transistor Q15 having the collector and base connected in common to the power source. Has been. On the other hand, the collectors of the transistors Q11 and Q12 are connected to the power supply V _CC . The bases of the input transistors Q6 and Q10 of the pair of switch portions constituting the second switch circuit are connected to the connection ends of the load resistors R2 and R3 and the transistors Q13 and Q14. In FIG. 3, C1 and C2 are holding capacitors, I1 to I4 are reference current sources, I5 and I6 are bias current sources, 4 is a second differential amplifier circuit, and R4 and R5 are each of a pair of switch sections. This is a resistor for cutting off the output transistors Q5 and Q9.
[0013]
The sample-and-hold circuit of the first embodiment configured as described above corresponds to the first embodiment shown in FIG. 1, and includes a transistor Q1 and a transistor Q1 constituting the first differential amplifier circuit serving as an input section. The collector current of Q2 is set to the emitter side of the transistors Q11 and Q12 by making the base voltage of the transistors Q11 and Q12 higher than the transistors Q13 and Q14 by about 200 mV or more by the pulse signal from the sample hold pulse circuit 5 in the hold mode. Since all flow, it does not flow to the load resistors R2 and R3. As a result, the input signal is not transmitted to the bases of the output transistors Q5 and Q9 of the pair of switch parts constituting the second switch circuit, and feedthrough characteristics Becomes better.
[0014]
Next, a second embodiment will be described with reference to FIG. This example corresponds to the second embodiment shown in FIG. 2, and the collectors of the transistors Q11 and Q12 are connected to the power source V _CC via the resistor R6 and connected to the base of the transistor Q15. A level shift circuit is configured by the transistor Q15 and the resistor R6. Further, the resistors R4 and R5 are removed, and the emitters of the input transistors Q6 and Q10 of the pair of switch parts constituting the second switch circuit are directly connected to the bases of the output transistors Q5 and Q9, and the pair of switches The collectors of the transistors Q3 and Q7 constituting the part are connected to the power source V _CC , and the other configurations are the same as in the first embodiment.
[0015]
In this embodiment, the resistor R6 causes the collector currents of the transistors Q11 and Q12 to flow in the hold mode, thereby lowering the base voltages of the output transistors Q5 and Q9 constituting the pair of switch parts of the second switch circuit, The transistors Q5 and Q9 are cut off.
[0016]
Next, the set value R ₆ of the resistor R6 is explained. The voltage V _CS of the hold capacitor C1 or C2 in the sample mode is approximately the voltage expressed by the following equation (1) when the input signal changes to the maximum.
V _CS = V _CC −V _BEQ15 −R ₃ (I ₁ + I ₂ ) −V _BEQ6 −V _BEQ5 (1)
Here, V _BEQ15 the base-emitter voltage of the transistor Q15, the resistance value of R ₃ is resistor R3, I _1, I ₂ is the current value of the current source _{I1, I2, V BEQ6, V} BEQ5 the transistors Q6, Q5 Base-emitter voltage.
Further, the base voltage V _CH of the transistor Q5 or Q9 in the hold mode is approximately represented by the following equation (2).
V _CH = V _CC -R ₆ (I ₁ + I ₂ ) -V _BEQ15 -V _BEQ6 (2)
When the reverse bias voltage level of the transistor Q5 or Q9 is V _EBQ5 and V _EBQ9 , the following equation (3) is established.
V _CS -V _CH = V _EBQ5 -V _BEQ5 (3)
(1), (2), (3) from the equation, R ₆ is represented by the following formula (4).
R ₆ = R ₃ + V _EBQ5 / (I ₁ + I ₂ ) (4)
[0017]
Thus, by setting the value R ₆ of the resistor R ₆ , the resistors R 4 and R 5 of the pair of switch parts constituting the second switch circuit in the first embodiment shown in FIG. 3 can be removed. As a result, it is possible to prevent deterioration of the frequency characteristics in the sample (track) mode due to parasitic capacitances such as collector-substrate capacitances parasitic on the resistors R4 and R5 and the transistors Q3 and Q7.
[0018]
【The invention's effect】
As described above in detail, according to the first aspect of the present invention, it is possible to realize a sample-and-hold circuit with good feedthrough characteristics because the input signal does not affect the output in the hold mode.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a sample and hold circuit according to the present invention.
FIG. 2 is a block configuration diagram showing a second embodiment;
FIG. 3 is a circuit configuration diagram showing a specific first embodiment of the present invention.
FIG. 4 is a circuit configuration diagram showing a second embodiment of the present invention.
FIG. 5 is a circuit configuration diagram showing a configuration example of a conventional sample and hold circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 1st differential amplifier circuit 2 1st switch part 3 2nd switch part 4 2nd differential amplifier circuit 5 Sample hold pulse circuit 6 Input signal source
11 Input signal source
12 Input section
13 Sample hold pulse circuit
14 First switch circuit
15 Load
16 Second switch circuit
17 Second differential amplifier circuit
18 Level shift circuit

Claims

差動増幅回路を入力部にもつサンプルアンドホールド回路において、前記入力部を構成する第１の差動増幅回路の一対の出力端に、サンプルホールドパルスにより制御される一対の１入力２出力型のスイッチ部からなる第１のスイッチ回路の入力端をそれぞれ接続し、
サンプルモード時に、該第１のスイッチ回路の一方の一対の出力端を前記第１の差動増幅回路の一対の負荷に接続し、
ホールドモード時に、前記第１のスイッチ回路の他方の一対の出力端を電源に接続し、前記第１のスイッチ回路の一方の一対の出力端と一対の負荷との接続端に、ホールドコンデンサと第２の差動増幅回路の入力とにその主電極が接続された一対の出力トランジスタの制御電極をそれぞれ抵抗を介して接続し、
各前記出力トランジスタの主電極に接続された第１の端子と制御電極に接続された第２の端子とを、前記サンプルホールドパルスにより制御される一対の切替トランジスタにより、基準電流源に接続された第３の端子に択一的に接続するスイッチ部を一対として備えた第２のスイッチ回路を備え、
前記サンプルモード時に、前記第１の端子を前記第３の端子に接続し、
前記ホールドモード時に、前記第２の端子を前記第３の端子に接続することで、前記出力トランジスタの前記制御電極を前記主電極に対して逆バイアス電位とするように構成されていることを特徴とするサンプルアンドホールド回路。In a sample and hold circuit having a differential amplifier circuit as an input unit, a pair of one-input two-output type controlled by a sample-and-hold pulse is connected to a pair of output terminals of the first differential amplifier circuit constituting the input unit. Connect each input terminal of the first switch circuit consisting of the switch part,
During the sample mode , one pair of output terminals of the first switch circuit is connected to a pair of loads of the first differential amplifier circuit,
In the hold mode, the other pair of output terminals of the first switch circuit are connected to a power source, and a hold capacitor and a second capacitor are connected to the connection terminals of the one pair of output terminals and the pair of loads of the first switch circuit. The control electrodes of a pair of output transistors, whose main electrodes are connected to the inputs of the two differential amplifier circuits, are connected via resistors,
A first terminal connected to the main electrode of each output transistor and a second terminal connected to the control electrode are connected to a reference current source by a pair of switching transistors controlled by the sample hold pulse. A second switch circuit including a pair of switch portions that are selectively connected to the third terminal;
During the sample mode, the first terminal is connected to the third terminal;
In the hold mode, the control terminal of the output transistor is configured to have a reverse bias potential with respect to the main electrode by connecting the second terminal to the third terminal. A sample and hold circuit.