JP4647266B2 - インバータ装置、集積回路チップ及び車両駆動装置 - Google Patents

Description

本発明はインバータ装置、集積回路チップ及び車両駆動装置に関し、特にＡＣモータを制御するインバータ装置、複数の高耐圧半導体素子を有したインバータ回路を駆動する集積回路チップ及び車両のタイヤをＡＣモータによって駆動する車両駆動装置に関する。

近年、地球温暖化のもととなる炭酸ガスの排出や大気汚染などの環境問題が注目されている中、従来の内燃機関とモータによる電気駆動手段を組み合わせたハイブリッド電気自動車（以降ＨＥＶ（Hybrid Electric Vehicle）と呼ぶ）が、自動車の排出ガスに含まれる有害物質の低減と燃費改善の両立可能な車両として注目されている。

ＨＥＶのキーバーツの１つとなるのが駆動系の電動化を支えるインバータ装置である。
図７は、従来のＨＥＶに採用されているインバータ装置を示す図である。
従来のＨＥＶ用のインバータ装置８００は、ＭＣＵ（Micro Controller Unit）８１０、ＰＤＵ（Pre Drive Unit）８２０、保護・絶縁回路８３０、３相のインバータ回路８４０、平滑コンデンサ８５０とから構成されている（例えば、非特許文献１参照）。

ＭＣＵ８１０は、ＨＥＶの運動制御信号（図示せず）ならびにＡＣモータ９００の回転数などを検出するセンサ９０１からの信号を受けて、ＰＤＵ８２０にインバータ制御用信号を出力する。

ＰＤＵ８２０は、インバータ回路８４０を駆動・制御するための回路部であり、ＭＣＵ８１０からの信号を受けて動作する。
保護・絶縁回路８３０は、ＰＤＵ８２０と３相のインバータ回路８４０を保護、絶縁するための回路であり、異常を検出するセンサを有する。この回路により、インバータ回路８４０の誤動作などで発生したノイズがＰＤＵ８２０に侵入することを防ぐ。

インバータ回路８４０は、６つのＩＧＢＴ（Insulated Gate Bipolar Transistor）８４１と、各ＩＧＢＴに並列に接続されたフライホイールダイオード（ＦｗＤｉ）８４２により構成されており、６つのＩＧＢＴ８４１とＦｗＤｉ８４２のうちそれぞれ２つがペアとなり、３相のインバータ回路８４０を構成している。また、ＩＧＢＴ８４１とＦｗＤｉ８４２は電源９０２によって供給される３５０Ｖのバッテリー電圧に対応する６００Ｖ耐圧の特性を備えている。

このようなインバータ装置８００によって、３相のインバータ回路８４０は図示しない車両のタイヤを駆動する３相のＡＣモータ９００を制御する。ＡＣモータ９００は、１台の自動車に１台搭載され、２つのタイヤを結合する軸に結合されている。

図８は、従来のＨＥＶ用のインバータ装置におけるＰＤＵの詳細な構成を示す図である。この回路は、例えば、非特許文献１に開示されているものである。
ＰＤＵ８２０は、インバータ回路を構成するＩＧＢＴ８４１のスイッチングを制御するための回路部であり、基本的にはＩＧＢＴ８４１の動作タイミングを制御する回路部と、そのタイミングに応じてＩＧＢＴ８４１を駆動するための駆動信号を出力する回路部に分かれる。動作タイミングを制御する回路部は、ＣＰＵ（Central Processing Unit）８２１として１つのＩＣで構成されている。また、ＩＧＢＴ８４１へ駆動信号（以下ゲート信号と表記する場合もある）を出力する回路部はＶＬＳＩ（Very Large Scale Integrated circuit）８２２で構成され、この回路部は、各ＩＧＢＴ８４１に必要となる。

また、ＰＤＵ８２０は、ＩＣ化されていないディスクリート素子として、各回路部間の信号の伝送と、ＭＣＵ８１０との信号の入出力の際のノイズ混入を防止し安全動作を確保するためのフォトカプラ（Ｉｓｏｌａｔｉｏｎ−ＩＣと図示している）８２３−１、８２３−２、…、８２３−１１、ＭＣＵ８１０からの入力信号の高周波数成分をカットするロウパスフィルタ８２４、ＣＰＵ８２１からの出力信号を直流信号に変換してＭＣＵ８１０に出力するコンバータ８２５、ＤＣ／ＤＣコンバータ８２６及び、ＶＬＳＩ８２２とＩＧＢＴ８４１間に配置されるバッファ８２７などを有している。

なお、図８ではインバータ１相を駆動する回路機能のみが記載されているが、実際のＰＤＵ８２０には、インバータ３相分を駆動・制御する回路機能が搭載されている。
ＩＧＢＴ８４１に異常が発生したときにはインバータ回路８４０の動作を停止するようにしなければならない。そのため、ＰＤＵ８２０では、温度検出センサ８３１、過電流検出センサ８３２からの、温度検出結果と電流検出結果をフィードバックして、駆動信号の出力を制御している。この部分の回路機能が図７の保護・絶縁回路８３０に相当する。また、ＩＧＢＴ８４１の動作タイミングはＭＣＵ８１０からの信号によって制御されるが、このＭＣＵ８１０には、過電流検出センサ９０１ａ、回転速度検出センサ９０１ｂ、温度検出センサ９０１ｃによる、ＡＣモータ９００の電流検出結果、回転速度検出結果及び温度検出結果がフィードバックされている。

このような従来のＰＤＵの特徴は、（１）ＩＣとディスクリート素子で構成されたハイブリッドＩＣであること。（２）ＩＧＢＴのタイミングを制御する制御回路部と、各ＩＧＢＴのゲート信号を出力するための回路部は基準電位が独立している。すなわち基準電位が５つ以上存在すること。（３）各回路部間の信号の伝送及び、外部との入出力をフォトカプラを介して行っていることがあげられる。

車載用用途ではノイズに対する保護が重要であり、インバータ回路のスイッチングノイズがＰＤＵならびにＭＣＵに侵入することを防止しなければならない。そのため、上記の（２）、（３）の構成がＰＤＵに必要となっている。

現在、ＨＥＶシステムの普及を加速する目的からＨＥＶ用のインバータ装置の小型化、軽量化、低コスト化、高機能化の要求が強い。あわせて、高信頼性化と、冷却性能向上も求められている。

しかし、従来のＰＤＵは、ハイブリッドＩＣであり、ハイブリッドＩＣを構成する種々のＩＣを保護するための素子が必要であることなどから、ＰＤＵに必要な部品の点数が多い。これがＰＤＵ構成部の面積増加を招き、インバータ装置の小型化、軽量化を困難にしている。

また、ＰＤＵは、各回路部間の信号の伝送及び、外部との入出力をフォトカプラを介して行っているが、フォトカプラは高温信頼性が低いという問題がある。よって、ＰＤＵの高温信頼性を確保するためには、冷却システムが必要となり、このことも小型化の障壁となっている。また、従来のＰＤＵでは、１５個程度のフォトカプラが必要となり、インバータ装置のコストアップを招いている。

これらの課題を解決する手段として、ＰＤＵを集積回路化して小型化する手段が開示されている（例えば、特許文献１、特許文献２参照）。
また、フォトカプラを削除する手法として、モータ駆動用のＩＧＢＴの制御装置において、フォトカプラに置き換わるインターフェイス回路が開示されている（例えば、特許文献３参照）。
三菱電機技報 ２０００ Ｖｏｌ．７４ Ｎｏ．９ Ｐ．３１−３４（図４） 特開２００４−１２０９１７号公報 特開平５−３１６７５５号公報（図６） 特開２００４−１７３４１３号公報

しかし、例えば、特許文献１のＰＤＵでは、モータ駆動用ＩＧＢＴを駆動・制御する回路部がマルチチップ化しており、ＰＤＵの小型化に限界があるという問題があった。
また、特許文献２では、下アーム側（低圧側アーム）のＩＧＢＴのゲート信号を出力する回路部と、ＩＧＢＴの動作タイミングを制御する回路部の電源が共通化されている。そのため、この方式では電源系を介したノイズの侵入を防止することができず、これを採用したＰＤＵではその信頼性が低下するという問題があった。

さらに、特許文献３の技術では、フォトカプラに置き換わるインターフェイス回路を開示しているが、ＰＤＵを集積化することや基準電位を独立させることについては開示されていない。

本発明はこのような点に鑑みてなされたものであり、小型化が可能であり、しかも低コストで高信頼性を有するインバータ装置を提供することを目的とする。
また、本発明の他の目的は、インバータ装置に用いるインバータ回路を駆動する、低コストで高信頼性を有した集積回路チップを提供することである。

また、本発明の他の目的は、車両のタイヤをＡＣモータによって駆動する、小型化が可能であり、しかも低コストで高信頼性を有する車両駆動装置を提供することである。

本発明では上記問題を解決するために、ＡＣモータを制御するインバータ装置において、複数の高耐圧半導体素子を有したインバータ回路部と、前記高耐圧半導体素子の動作タイミングを制御する第１の回路部と、前記動作タイミングに応じて前記高耐圧半導体素子を駆動する駆動信号を出力するとともに前記インバータ回路部の異常を前記第１の回路部にフィードバックする第２の回路部とがＳＯＩ基板に形成された集積回路チップと、前記第２の回路部からの信号を受け前記高耐圧半導体素子へ出力する、前記集積回路チップとは別に設けられたバッファ回路と、を備え、前記第２の回路部が、高圧側の前記高耐圧半導体素子に接続される高圧側回路部と、低圧側の前記高耐圧半導体素子に接続される低圧側回路部からなり、前記高圧側回路部と、前記低圧側回路部と、前記第１の回路部とが、それぞれ誘電体により分離された基準電位の異なる回路形成領域に形成されており、前記高圧側回路部と前記低圧側回路部が、それぞれレベルシフタを介して前記第１の回路部との間で信号の伝送を行い、前記集積回路チップは、入力される信号を１ショットパルスに変換するパルス発生回路を有し、高い電源電圧が印加される前記回路形成領域の信号を低い電源電圧が印加される前記回路形成領域に伝送する場合、または、低い電源電圧が印加される前記回路形成領域の信号を高い電源電圧が印加される前記回路形成領域に伝送する場合に、前記パルス発生回路を介して前記レベルシフタに前記信号が入力され、低い電源電圧が印加される前記回路形成領域の信号を高い電源電圧が印加される前記回路形成領域に伝送する場合に介される前記パルス発生回路は、入力される前記信号の基準電圧と異なる基準電圧の前記１ショットパルスに変換することを特徴とするインバータ装置が提供される。

本発明によれば、ＳＯＩ基板に、インバータ回路部を構成する高耐圧半導体素子の動作タイミングを制御する第１の回路部と、その動作タイミングに応じて高耐圧半導体素子を駆動する駆動信号を出力するとともにインバータ回路部の異常を第１の回路部にフィードバックする第２の回路部とを形成して、１チップの集積回路チップとするので、インバータ装置を小型化、軽量化することができる。

また、集積回路チップを、基準電位の異なる回路形成領域ごとに誘電体により分離した構成とすることで、誘電体により分離された回路形成領域内の基準電位を回路形成領域ごとに独立とすることができる。

さらに、分離された回路形成領域内の基準電位の電圧は、回路形成領域ごとに基準電位の電圧の供給用パッドまたは端子から直接引き出され、回路形成領域間で基準電位の電圧の供給用配線を共有することなく、独立しているように構成するので、基準電位の変動が回路形成領域内で抑えられる。

また、誘電体により分離された回路形成領域間での信号の中継を行うレベルシフタを有することで、回路形成領域内で発生するノイズが、隣接する回路形成領域に侵入することを防止し安全動作を確保することができる。また、フォトカプラを用いないことから低コスト化、高信頼性化が期待できる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、インバータ装置の概略の構成図である。
インバータ装置１００は、ＭＣＵ１１０、ＰＤＵ１２０、センサ１３０ａ、１３０ｂ、インバータ回路部１４０を有している。

ＭＣＵ１１０は、ＨＥＶの運動制御信号ならびにＡＣモータ（図示せず）の回転数を検出するセンサからの回転信号を受けて、ＰＤＵ１２０にインバータ制御用信号を出力する。

ＰＤＵ１２０は、インバータ回路部１４０を駆動・制御するための回路部であり、その機能の大部分を、１チップの集積回路チップ１５０に集積させている。
すなわち集積回路チップ１５０は、高耐圧半導体素子１４１ａ、１４１ｂの動作タイミングを制御する制御回路部１５１と、動作タイミングに応じて高耐圧半導体素子を駆動する駆動信号を出力するとともに、インバータ回路部１４０の異常を制御回路部１５１にフィードバックする駆動・異常検出回路部１５２ａ、１５２ｂとがＳＯＩ基板に形成された構成となっている。ＳＯＩ基板は絶縁のための酸化膜を垂直に形成できるので、素子面積を小さくでき、前述のような回路部の集積化が容易である。

また、この集積回路チップ１５０は、基準電位の異なる回路形成領域ごとに、例えばシリコン酸化膜などの誘電体１５３により分離されている。例えば、図１では、基準電位Ａの制御回路部１５１と、基準電位Ｂの駆動・異常検出回路部１５２ａ、基準電位Ｃの駆動・異常検出回路部１５２ｂの回路形成領域を誘電体１５３により分離している。分離された回路形成領域内の基準電位の電圧は、回路形成領域ごとに基準電位の電圧の供給用パッドまたは端子（図示せず）から直接引き出され、回路形成領域間で電圧の供給用配線を共有することなく独立している。なお、これら誘電体１５３は互いに接しないように形成される。

また、誘電体１５３により分離された回路形成領域間での信号の伝送を行うレベルシフタ１５４ａ、１５４ｂ、１５４ｃを有している。これらは、従来のフォトカプラの代わりに用いられる。なお、レベルシフタ１５４ａ、１５４ｂ、１５４ｃも、互いに基準電位が異なる場合は、誘電体１５３により分離される。

センサ１３０ａ、１３０ｂは、インバータ回路部１４０の、それぞれ高圧側の高耐圧半導体素子１４１ａ、低圧側の高耐圧半導体素子１４１ｂを保護するために、素子の温度や過電流を検出する。ここで、インバータ回路部１４０の誤動作などで異常を検出した場合には、異常信号をＰＤＵ１２０に送出する。

インバータ回路部１４０は、複数の高耐圧半導体素子１４１ａ、１４１ｂを有している。高圧側の高耐圧半導体素子１４１ａと、低圧側の高耐圧半導体素子１４１ｂは、高電圧電源と直列に接続される。ＰＤＵ１２０からの駆動信号により、高圧側、低圧側の高耐圧半導体素子１４１ａ、１４１ｂのうち一方をオン、他方をオフさせることで、高耐圧半導体素子１４１ａと高耐圧半導体素子１４１ｂとの間に交流信号を発生させる。そしてその電圧でＡＣモータ（図示せず）を駆動する。なお、ここでは、インバータ１相について示しているが、実際は３相分、すなわち６つの高耐圧半導体素子を有している。高耐圧半導体素子は、例えば、ＩＧＢＴや、高耐圧のパワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）である。また、インバータ回路部１４０は、各高耐圧半導体素子１４１ａ、１４１ｂに、並列に接続されたフライホイールダイオード（ＦｗＤｉ）を有するがここでは図示を省略している。

インバータ装置１００の動作を簡単に説明する。
ＭＣＵ１１０は、外部からＨＥＶの運動制御信号や図示しないＡＣモータの回転数を検出する図示しないセンサからの回転信号を受けて、ＰＤＵ１２０にインバータ制御用信号を出力する。インバータ制御用信号は、ＰＤＵ１２０の集積回路チップ１５０において、レベルシフタ１５４ａを介して制御回路部１５１に入力される。制御回路部１５１は、入力されたインバータ制御信号に応じて、高耐圧半導体素子１４１ａ、１４１ｂの動作タイミングを制御する制御信号を生成し、レベルシフタ１５４ｂ、１５４ｃを介して、駆動・異常検出回路部１５２ａ、１５２ｂに送信する。これを受けて、駆動・異常検出回路部１５２ａ、１５２ｂは、駆動信号を生成して、高耐圧半導体素子１４１ａ、１４１ｂを駆動し、交流信号を発生させる。これによって得られた電圧により、図示しないＡＣモータを駆動する。

このインバータ装置１００では、高耐圧半導体素子１４１ａ、１４１ｂの動作タイミングを制御する制御回路部１５１と、動作タイミングに応じて高耐圧半導体素子を駆動する駆動信号を出力するとともに、インバータ回路部１４０の異常を制御回路部１５１にフィードバックする駆動・異常検出回路部１５２ａ、１５２ｂとをＳＯＩ基板に形成し、１チップの集積回路チップ１５０としたので、インバータ装置１００の部品点数削減が可能となり、装置の小型化が実現される。また、ＳＯＩ基板を用いることにより、デバイスの高温特性が改善される。

また、この集積回路チップ１５０は、基準電位の異なる回路形成領域ごとに誘電体１５３により分離することで、誘電体１５３により分離された回路形成領域内の基準電位を、回路形成領域ごとに独立とすることができる。また、必要機能に応じて回路ブロックを誘電体分離された回路形成領域に作り込むことができるため、必要機能に応じて回路ブロックをチップ内に盛り込むことができる。これにより、高機能化が図れる。

さらに、分離された回路形成領域内の基準電位の電圧は、回路形成領域ごとに基準電位の電圧の供給用パッドまたは端子（図示せず）から直接引き出され、回路形成領域間で電圧の供給用配線を共有することなく、独立させることで、基準電位の変動を回路形成領域内で抑えることができる。

また、回路形成領域間の信号伝送にはレベルシフタ１５４ａ、１５４ｂ、１５４ｃを用いるので回路形成領域内で発生するノイズが、隣接する回路形成領域に侵入することを防止することができる。また、フォトカプラを用いずに済むため、低コスト化、簡易冷却化、高信頼性化が期待できる。

なお、インバータ回路部１４０と、集積回路チップ１５０とを、１つのモジュール内に組み込むことで、装置の更なる小型化が図れる。
次にインバータ装置に用いる、ＰＤＵの詳細を説明する。

図２は、インバータ装置において、１チップに集積化する領域を示す図である。
なお、ここでは、図８で示した従来のインバータ装置のＰＤＵを用いて、本実施の形態で集積化する領域を示している。

本実施の形態では、集積化する領域を従来のＰＤＵの回路部８２０ａとする。ここで、ＩＧＢＴ８４１のゲートを駆動するバッファ８２７は、３相分必要であり、またこのバッファ８２７は、単独で１．０Ａ以上の電流駆動能力を必要とする。そのため、このバッファ８２７にはディスクリート素子を使用した方がコスト的に有利である。よって、このバッファ８２７を１チップには集積しない。その他、ロウパスフィルタ８２４、コンバータ８２５、ＤＣ／ＤＣコンバータ８２６なども含めない。

この回路部８２０ａ内では、電源系として、ＣＰＵ８２１を駆動する５Ｖ電源と、ＩＧＢＴ８４１のゲート駆動信号を出力する回路部すなわち、ＶＬＳＩ８２２の１５Ｖ電源、そしてＡＣモータ９００の駆動電源となる３５０Ｖの高電圧電源（以下ＶＨと表記する場合もある）がある。

以上を考慮して、本実施の形態において集積化する回路ユニット群を以下に示す。
図３は、本実施の形態において集積化する回路ユニット群とその電源を示す図である。
図の外枠上には電源端子ならびに外部入出力端子を示している。図中のＧＮＤＬ、ＧＮＤＭＣＵ、ＧＮＤＨは、基準電位を供給する端子またはその基準電位を示す。また、図中の「×３」はインバータ３相分が必要であることを示す。

ここでは、電源の異なる回路ユニット群ごとに、回路部２１０、２２０、２３０、２４０、２５０、２６０、２７０と分類している。
回路部２１０は、図１のレベルシフタ１５４ａに相当する。ここでは、回路部２１０は、レベルシフタ２１１、２１２からなり、従来のフォトカプラ８２３−１、８２３−２の代わりに用いる（図２、または図８参照）。ＨＩＧＨ端子とＬＯＷ端子から入力されるＭＣＵ（図示を省略している）からのインバータ制御信号を回路部２２０に伝送する機能を有する。また、回路部２１０は、ＭＣＵの基準電位ＧＮＤＭＣＵを基準として５Ｖの電圧で駆動する。本実施の形態では、ＭＣＵからの信号を回路部２１０内のレベルシフタ２１２と、回路部２２０内のバッファ２２４を介して回路部２６０内のレベルシフタ２６１に入力している。これはＧＮＤＭＣＵを基準電位とする信号を一旦、ＧＮＤＬ基準に変換するために実施している。その目的は、グランドを介したノイズがＭＣＵに侵入することを確実に防止することにある。

回路部２２０は、図１の制御回路部１５１に相当しており、制御回路系の中心部である。ＭＣＵに出入りする信号は一旦この回路部２２０を経由するようにしている。回路部２２０は、レベルシフタ２１１を介して入力されたＭＣＵからの信号をＧＮＤＬ基準の１ショットパルスに変化させるパルス発生回路２２１と、ＣＰＵ２２２と、パルス幅調整を行うフィルタ２２３と、バッファ２２４、２２６及びレベルシフタ２２５からなり、ＧＮＤＬを基準として５Ｖの電圧で駆動する。レベルシフタ２２５は、ＣＰＵ２２２からの信号をＭＣＵに入力する回路である。これは図２または図８では、２つのフォトカプラ８２３−４、８２３−５に相当するが、本実施の形態では１つのレベルシフタ２２５で表現している。

バッファ２２６は、回路部２５０からの信号をＭＣＵに伝送するための回路であり、回路部２７０のレベルシフタ２７２を介してＧＮＤＬ基準の信号に変換してからＭＣＵに入力している。その目的は、グランドを介したノイズがＭＣＵに侵入することを確実に防止することにある。

回路部２３０は、図１のレベルシフタ１５４ｃに相当する。ここでは、回路部２３０は、レベルシフタ２３１、２３２からなり、ＧＮＤＬを基準電位とする回路部２２０と、インバータ回路の中点（Ｕ、Ｖ、Ｗ）電位を基準電位とする回路部２４０との間で信号変換を行う。図２または図８の従来のＰＤＵではフォトカプラ８２３−６、８２３−７が適用されているが、本実施の形態では半導体デバイスで構成されたレベルシフタ２３１、２３２に置き換え、ＰＤＵの集積化を図る。レベルシフタ２３１は、ＭＣＵからの信号を回路部２２０から回路部２４０へ伝送するためのものである。なお、図２または図８には、レベルシフタ２３１に相当するフォトカプラは存在しない。レベルシフタ２３２は、回路部２４０内のパルス発生回路２４５を介して伝送される異常信号を、ＣＰＵ２２２に伝送するものである。

レベルシフタ２３１に入力される信号は、ＭＣＵから直接入力されないようにしている。すなわち図３のように、一旦は回路部２２０内のパルス発生回路２２１によってＧＮＤＬ基準の１ショットパルスに変換してから入力する。１ショットパルスに変換する目的は、レベルシフタ２３１の低消費電力化にある。また、ＧＮＤＬ基準に変換する目的は、グランドを介したノイズがＭＣＵに侵入することを確実に防止することにある。なお、図８には、レベルシフタ２３１に相当するフォトカプラは存在しない。一方、レベルシフタ２３２の信号は、回路部２２０内のフィルタ２２３によってパルス幅調整され、ＣＰＵ２２２に入力される。

また、回路部２３０には回路部２２０の基準電位となるＧＮＤＬに対してＶＨの電圧が印加される。よって、この回路部２３０に用いられるレベルシフタ２３１、２３２は高耐圧デバイスでなければならず、レベルシフタ２３１には横型のｎチャネル型デバイスを適用し、レベルシフタ２３２には横型のｐチャネル型デバイスを適用することで実現することができる。通常、レベルシフタ２３１には、ｎチャネル型ＭＯＳＦＥＴが適用され、レベルシフタ２３２には、ｐチャネル型ＭＯＳＦＥＴが適用される（後述の図５参照）。なお、レベルシフタ２３２は、ｐチャネル型デバイスとなるため、デバイスとしての基準電位はＶＨとなる。

回路部２４０は、図１の駆動・異常検出回路部１５２ａに対応しており、高圧側のＩＧＢＴを駆動するとともに、ＳＥＮＳＥ−Ｈ端子からの異常信号を検出する。図２では高圧側のＩＧＢＴ８４１に接続されたＶＬＳＩ８２２に相当する。ＵＶ検出器２４１は電圧低下を保護する回路であり、フィルタ２４２は、レベルシフタ２３１の出力信号に対するパルス幅調整を行う回路である。駆動回路２４３は、バッファ２０１を介して、高圧側のＩＧＢＴへゲート信号を出力する。検出器２４４は、ＳＥＮＳＥ−Ｈ端子からの異常信号を検出する。パルス発生回路２４５は、検出器２４４の出力信号を１ショットパルスに変換する回路である。この回路部２４０は、インバータ回路の中点（Ｕ、Ｖ、Ｗ）電位に対して１５Ｖの電圧で駆動される。

回路部２５０は、図１の駆動・異常検出回路部１５２ｂに対応しており、低圧側のＩＧＢＴを駆動するとともに、ＳＥＮＳＥ−Ｌ端子からの異常信号を検出する。図２では低圧側のＩＧＢＴ８４１に接続されたＶＬＳＩ８２２に相当する。回路部２５０は、駆動回路２５１と、検出器２５２から構成される。駆動回路２５１は、バッファ２０１を介して、低圧側のＩＧＢＴへゲート信号を出力する。検出器２５２は、ＳＥＮＣＥ−Ｌ端子からの異常信号を検出し、それをＣＰＵ２２２と、ＭＣＵに出力する。この回路部２５０は、インバータ回路の基準電位であるＧＮＤＨに対して１５Ｖの電圧で駆動される。

回路部２６０は、図１のＭＣＵ１１０ならびにＣＰＵ２２２からの信号を回路部２５０に伝送するためのレベルシフタ２６１、２６２から構成される。従来のＰＤＵではここにフォトカプラ８２３−１１が適用されているが、本実施の形態ではレベルシフタ２６１、２６２に置き換え、これを集積回路化することでＰＤＵの小型化を可能としている。この回路部２６０を削除しても集積化は可能であるが、ノイズカットの目的から本実施の形態では搭載している。この回路部２６０は、回路部２２０の基準電位であるＧＮＤＬに対して１５Ｖの電圧で駆動される。

回路部２７０は、低電圧側のＩＧＢＴの回路部２５０で検出した異常信号をＣＰＵ２２２またはＭＣＵ１１０に伝送するためのレベルシフタ２７１、２７２から構成される。この回路部２７０は、ＧＮＤＨを基準とした５Ｖの電圧で駆動する。しかし、このレベルシフタ２７１、２７２を構成するデバイスはゲート信号として１５Ｖが印加されるため、１５Ｖ駆動を保障するデバイスが必要となる。なお、図８ではＣＰＵ８２１への信号伝送用のフォトカプラ８２３−９、８２３−１０が２つ存在するが、図３では、１つのレベルシフタ２７１で表現している。

これら回路部２６０、２７０は、図１のレベルシフタ１５４ｂに対応しているが、電源が異なるので２つの回路部２６０、２７０としている。
ブートストラップ３００は、インバータ回路の中点（Ｕ、Ｖ、Ｗ）電位を基準とした１５Ｖの電圧を供給するための回路部であり、これは外付け回路で構成される。

このように図３の回路では、１５Ｖの電源が４系統、５Ｖの電源が１系統、そして高電圧電源ＶＨが１系統、必要となる。また、これらの電源のグランドとなる基準電位は、ＧＮＤＬ、ＧＮＤＭＣＵ、ＧＮＤＨ、そしてインバータ回路の中点（Ｕ、Ｖ、Ｗ）電位が存在する。

なお、図３の回路ユニット構成は１実施の形態であり、ＰＤＵに求められる機能によって変わる。
図４は、図３の回路をＳＯＩ基板に集積したときの平面配置図である。

ここでは、インバータ回路の３相分を考慮して配置し、図中の回路部に図３の回路部と同一符号を付している。また、斜線領域は誘電体分離領域３５０であり、図３の回路が回路部ごとに誘電体分離されている。また、外枠上の端子は電源パッド及びインバータ回路のＵ、Ｖ、Ｗ相の中点端子を示している。

ここで、図３の回路部２１０、２２０、２３０、２４０、２５０、２６０、２７０内の電圧変動が隣接する回路形成領域内へ侵入することを防止するため、誘電体分離領域３５０同士が接することがないようにしている。また、レベルシフタ（ここではＬＳと表記している）を有する回路部を除く回路形成領域（回路部２２０、２４０、２５０）では基準電位の配線が電源パッドから直接引き出され、他の領域とは配線が共有化することなく独立させている。そして、その回路部から出力された信号は必ずレベルシフタから構成される回路部を介して次段の誘電分離された回路部に入力されるようにしている。これにより、グランドを介したノイズの侵入を完全に防止することができる。

この図４では、ＧＮＤＨが基準電位となる回路部２５０が３領域存在し、ＧＮＤＨの端子あるいは電源パッドを３個設け、各端子から配線を引き出して３つの回路部２５０に電源を供給している。この方式以外に、例えば１つの端子あるいは電源パッドから３本の配線を引き出して３領域へ基準電位となる電圧を供給することも可能である。

なお、レベルシフタから構成される回路部の基準電位の電圧は信号が入力される回路部と同電位でなければならない。よって、レベルシフタにより構成される回路部のみ、基準電位用の電圧は信号が入力される回路部と同一の配線から供給している。

また、回路部ごとを誘電体分離された領域に作り込むことができるため、必要機能に応じて回路部を集積回路チップ内に盛り込むことができる。その結果、ＰＤＵの高機能化を容易に実現することができる。

図５は、ＳＯＩ基板上に２つのレベルシフタを搭載した場合の断面図である。
この図では、図３の３つのレベルシフタ２３１、２３２が誘電体分離領域３５０を介して形成されている例を示している。

図中の“ｎ”はｎ型半導体層であり、“ｐ”はｐ型半導体層を表している。ＳＯＩ基板４００は、ｎ型あるいはｐ型半導体基板４０１上に酸化膜（ＳｉＯ₂）４０２を介して半導体基板４０３を貼り合わせた構成となっている。そして、この半導体基板４０３内にデバイスが形成される。図４に示した回路形成領域となる半導体基板４０３にはｎ型半導体層が形成されている。この導電型はデバイス設計に応じて選択すればよい。

デバイスが形成される半導体基板４０３は、誘電体分離溝４０４（誘電体分離領域３５０に相当している）によって回路形成領域に分割される。レベルシフタ２３２を構成する高耐圧の横型のｐチャネル型ＭＯＳＦＥＴが回路形成領域４０５に形成され、レベルシフタ２３１となる横型のｎチャネル型ＭＯＳＦＥＴが回路形成領域４０６に形成される。誘電体分離された回路形成領域内には各デバイスが１素子のみ形成されている。各デバイスの端子には、図３で示した回路ユニット（パルス発生回路２２１、２４５、フィルタ２２３、２４２）あるいは電源端子（ＧＮＤＬ、ＶＨ）が接続される。

なお、回路部を構成するデバイスが１５Ｖ以下で駆動されるデバイスのみで構成される場合にはデバイスを多数形成して、１つの誘電体分離された領域内で構成することができる。

また、図５中ではレベルシフタに必要となる抵抗４０７を示している。実際の集積回路においてはＰｏｌｙ−Ｓｉで抵抗４０７が形成されるため、この抵抗４０７そのものはチップ平面領域の空きスペースに作り込めばよい。従って、この抵抗４０７を形成するための誘電体分離された領域の形成は不要である。

また、図５では、隣接する回路形成領域の間にＧＮＤＬで電位固定された領域４０８を形成している。さらに、回路形成領域の最外周領域にデバイスの基準電位で固定された拡散層が配置されている。すなわち、ｐチャネル型ＭＯＳＦＥＴが形成された回路形成領域４０５内ではデバイスの基準電位となるＶＨの電源に接続されたソース・ゲート領域４０９が最外周領域に配置されている。また、ｎチャネル型ＭＯＳＦＥＴが形成された回路形成領域４０６内にはデバイスの基準電位であるＧＮＤＬが接続されたソース・ゲート領域４１０が配置されている。

図６は、誘電分離された領域を示す平面図である。
なお、ここでは、電極や表面酸化膜など、半導体基板表面より上部の堆積層を省略している。

図５で示したような最外周拡散領域は平面的に外周部を完全に閉じている。すなわち、図６のように、誘電体分離領域４１１によって囲まれた回路形成領域内では、拡散層４１２によって、外周部と内部が分離されている。また、誘電体分離領域４１１間に存在する領域４１３が、図５の領域４０８に対応しており、ＧＮＤＬに電位固定された回路ブロック未形成領域となる。

このように、回路形成領域の最外周領域にデバイスの基準電位で固定された拡散層４１２を配置することで、回路形成領域内の電圧変動によって回路形成領域外に現れる電圧変動を小さく抑えることができる。

また、２つ以上の誘電体分離された回路形成領域が平面上に配置されるときに、隣接する回路形成領域間に任意の基準電位に固定された領域を形成することで、隣接する回路形成領域間でのノイズの発生と侵入を抑えることができる。これにより、ノイズ耐量を大きくすることができる。

なお図６において、誘電体分離領域４１１のコーナ部が９０度になっているが、これは円弧形状であっても問題ない。また、拡散層４１２の形状は円であるが、クローズしている限りにおいては形状に制限はない。この拡散層４１２は誘電体分離領域４１１の回路形成領域側に接していても問題はない。

さらに、図５、図６の回路ブロックが未形成な領域４０８、４１３の電位は任意の電位で固定すればよい。
以上のように、本実施の形態によれば、小型化、低コスト化、高信頼性化、高機能化、そして優れた温度特性を備えたＨＥＶ用のインバータ装置が提供される。

これにより、上記のインバータ装置によってＡＣモータを制御・駆動する車両駆動装置に対しても、小型化、低コスト化、高信頼性化、高機能化、冷却性能向上が実現できる。

インバータ装置の概略の構成図である。 インバータ装置において、１チップに集積化する領域を示す図である。 本実施の形態において集積化する回路ユニット群とその電源を示す図である。 図３の回路をＳＯＩ基板上に集積したときの平面配置図である。 ＳＯＩ基板上に２つのレベルシフタを搭載した場合の断面図である。 誘電分離された領域を示す平面図である。 従来のＨＥＶに採用されているインバータ装置を示す図である。 従来のＨＥＶ用のインバータ装置におけるＰＤＵの詳細な構成を示す図である。

符号の説明

１００ インバータ装置
１１０ ＭＣＵ
１２０ ＰＤＵ
１３０ａ、１３０ｂ センサ
１４０ インバータ回路部
１４１ａ 高耐圧半導体素子（高圧側）
１４１ｂ 高耐圧半導体素子（低圧側）
１５０ 集積回路チップ
１５１ 制御回路部
１５２ａ、１５２ｂ 駆動・異常検出回路部
１５３ 誘電体
１５４ａ、１５４ｂ、１５４ｃ レベルシフタ

Claims (17)

1. ＡＣモータを制御するインバータ装置において、
   複数の高耐圧半導体素子を有したインバータ回路部と、
   前記高耐圧半導体素子の動作タイミングを制御する第１の回路部と、前記動作タイミングに応じて前記高耐圧半導体素子を駆動する駆動信号を出力するとともに前記インバータ回路部の異常を前記第１の回路部にフィードバックする第２の回路部とがＳＯＩ基板に形成された集積回路チップと、
   前記第２の回路部からの信号を受け前記高耐圧半導体素子へ出力する、前記集積回路チップとは別に設けられたバッファ回路と、
   を備え、
   前記第２の回路部が、高圧側の前記高耐圧半導体素子に接続される高圧側回路部と、低圧側の前記高耐圧半導体素子に接続される低圧側回路部からなり、前記高圧側回路部と、前記低圧側回路部と、前記第１の回路部とが、それぞれ誘電体により分離された基準電位の異なる回路形成領域に形成されており、
   前記高圧側回路部と前記低圧側回路部が、それぞれレベルシフタを介して前記第１の回路部との間で信号の伝送を行い、
   前記集積回路チップは、入力される信号を１ショットパルスに変換するパルス発生回路を有し、高い電源電圧が印加される前記回路形成領域の信号を低い電源電圧が印加される前記回路形成領域に伝送する場合、または、低い電源電圧が印加される前記回路形成領域の信号を高い電源電圧が印加される前記回路形成領域に伝送する場合に、前記パルス発生回路を介して前記レベルシフタに前記信号が入力され、低い電源電圧が印加される前記回路形成領域の信号を高い電源電圧が印加される前記回路形成領域に伝送する場合に介される前記パルス発生回路は、入力される前記信号の基準電圧と異なる基準電圧の前記１ショットパルスに変換することを特徴とするインバータ装置。
2. 分離された前記回路形成領域内の基準電位の電圧は、前記回路形成領域ごとに前記電圧の供給用パッドまたは端子から直接引き出され、前記回路形成領域間で前記電圧の供給用配線を共有することなく、独立していることを特徴とする請求項１記載のインバータ装置。
3. 分離された前記回路形成領域が平面上に配置される場合に、隣接する前記回路形成領域間に所定の基準電位に固定された領域が配置されていることを特徴とする請求項１記載のインバータ装置。
4. 分離された前記回路形成領域内の最外周領域に基準電位が印加された拡散層を有し、前記拡散層によって前記回路形成領域内が囲まれていることを特徴とする請求項１記載のインバータ装置。
5. 前記インバータ回路部と、前記集積回路チップとが、１つのモジュール内に組み込まれていることを特徴とする請求項１記載のインバータ装置。
6. 前記第１の回路部、前記高圧側回路部、前記低圧側回路部または前記レベルシフタにおいて、１５Ｖ以下で駆動されるデバイスのみで構成されるデバイス群は、まとめて１つの誘電体分離された前記回路形成領域内に形成されていることを特徴とする請求項１記載のインバータ装置。
7. 前記第１の回路部、前記高圧側回路部、前記低圧側回路部または前記レベルシフタにおいて、１５Ｖ以下で駆動されるデバイスのみで構成されるデバイス群は、まとめて１つの誘電体分離された他の回路形成領域内に形成されていることを特徴とする請求項１記載のインバータ装置。
8. 複数の高耐圧半導体素子を有したインバータ回路を駆動する集積回路チップにおいて、
   前記高耐圧半導体素子の動作タイミングを制御する第１の回路部と、
   前記動作タイミングに応じて前記高耐圧半導体素子を駆動する駆動信号を出力するとともに前記インバータ回路の異常を前記第１の回路部にフィードバックする第２の回路部と、
   入力される信号を１ショットパルスに変換するパルス発生回路と、
   を有し、
   前記第１及び第２の回路部がＳＯＩ基板に形成されており、
   前記第２の回路部が、高圧側の前記高耐圧半導体素子に接続される高圧側回路部と、低圧側の前記高耐圧半導体素子に接続される低圧側回路部からなり、前記高圧側回路部と、前記低圧側回路部と、前記第１の回路部とが、それぞれ誘電体により分離された基準電位の異なる回路形成領域に形成されており、
   前記高圧側回路部と前記低圧側回路部が、それぞれレベルシフタを介して前記第１の回路部との間で信号の伝送を行い、
   高い電源電圧が印加される前記回路形成領域の信号を低い電源電圧が印加される前記回路形成領域に伝送する場合、または、低い電源電圧が印加される前記回路形成領域の信号を高い電源電圧が印加される前記回路形成領域に伝送する場合に、前記パルス発生回路を介して前記レベルシフタに前記信号が入力され、低い電源電圧が印加される前記回路形成領域の信号を高い電源電圧が印加される前記回路形成領域に伝送する場合に介される前記パルス発生回路は、入力される前記信号の基準電圧と異なる基準電圧の前記１ショットパルスに変換することを特徴とする集積回路チップ。
9. 分離された前記回路形成領域内の基準電位の電圧は、前記回路形成領域ごとに前記電圧の供給用パッドまたは端子から直接引き出され、前記回路形成領域間で前記電圧の供給用配線を共有することなく、独立していることを特徴とする請求項８記載の集積回路チップ。
10. 分離された前記回路形成領域が平面上に配置される場合に、隣接する前記回路形成領域間に所定の基準電位に固定された領域が配置されていることを特徴とする請求項８記載の集積回路チップ。
11. 分離された前記回路形成領域内の最外周領域に基準電位が印加された拡散層を有し、前記拡散層によって前記回路形成領域内が囲まれていることを特徴とする請求項８記載の集積回路チップ。
12. 前記第１の回路部、前記高圧側回路部、前記低圧側回路部または前記レベルシフタにおいて、１５Ｖ以下で駆動されるデバイスのみで構成されるデバイス群は、まとめて１つの誘電体分離された前記回路形成領域内に形成されていることを特徴とする請求項８記載の集積回路チップ。
13. 前記第１の回路部、前記高圧側回路部、前記低圧側回路部または前記レベルシフタにおいて、１５Ｖ以下で駆動されるデバイスのみで構成されるデバイス群は、まとめて１つの誘電体分離された他の回路形成領域内に形成されていることを特徴とする請求項８記載の集積回路チップ。
14. 前記第２の回路部からの信号を受け前記高耐圧半導体素子へ出力するバッファ回路をチップ内に備えないことを特徴とする請求項８記載の集積回路チップ。
15. 車両のタイヤをＡＣモータによって駆動する車両駆動装置において、
    前記ＡＣモータを制御するインバータ装置を有し、
    前記インバータ装置は、複数の高耐圧半導体素子を有したインバータ回路部と、
    前記高耐圧半導体素子の動作タイミングを制御する第１の回路部と、前記動作タイミングに応じて前記高耐圧半導体素子を駆動する駆動信号を出力するとともに前記インバータ回路部の異常を前記第１の回路部にフィードバックする第２の回路部とがＳＯＩ基板に形成された集積回路チップと、
    前記第２の回路部からの信号を受け前記高耐圧半導体素子へ出力する、前記集積回路チップとは別に設けられたバッファ回路と、
    を備え、
    前記第２の回路部が、高圧側の前記高耐圧半導体素子に接続される高圧側回路部と、低圧側の前記高耐圧半導体素子に接続される低圧側回路部からなり、前記高圧側回路部と、前記低圧側回路部と、前記第１の回路部とが、それぞれ誘電体により分離された基準電位の異なる回路形成領域に形成されており、
    前記高圧側回路部と前記低圧側回路部が、それぞれレベルシフタを介して前記第１の回路部との間で信号の伝送を行い、
    高い電源電圧が印加される前記回路形成領域の信号を低い電源電圧が印加される前記回路形成領域に伝送する場合、または、低い電源電圧が印加される前記回路形成領域の信号を高い電源電圧が印加される前記回路形成領域に伝送する場合に、入力される信号を１ショットパルスに変換するパルス発生回路を介して前記レベルシフタに前記信号が入力され、低い電源電圧が印加される前記回路形成領域の信号を高い電源電圧が印加される前記回路形成領域に伝送する場合に介される前記パルス発生回路によって、入力される前記信号の基準電圧と異なる基準電圧の前記１ショットパルスに変換された前記信号が前記レベルシフタに入力されることを特徴とする車両駆動装置。
16. 前記第１の回路部、前記高圧側回路部、前記低圧側回路部または前記レベルシフタにおいて、１５Ｖ以下で駆動されるデバイスのみで構成されるデバイス群は、まとめて１つの誘電体分離された前記回路形成領域内に形成されていることを特徴とする請求項１５記載の車両駆動装置。
17. 前記第１の回路部、前記高圧側回路部、前記低圧側回路部または前記レベルシフタにおいて、１５Ｖ以下で駆動されるデバイスのみで構成されるデバイス群は、まとめて１つの誘電体分離された他の回路形成領域内に形成されていることを特徴とする請求項１５記載の車両駆動装置。

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