JP3599963B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データバス、データバスを駆動するバッファ及びデータバスのデータを駆動するバッファを有する半導体集積回路に係り、更に詳しくはスタティックRAM(Random Access Memory)に好適なデータバスの階層化に関する。
【0002】
【従来の技術】
従来例を図2に示す。従来回路は、XアドレスをデコードするXデコーダと、YアドレスをデコードするYデコーダと、上記デコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、入力データをビット線を介して所定のメモリセルに書き込むメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの出力をリードデータバスに伝える読み出し用バッファと、上記リードデータバスのデータを出力する出力回路と、入力データをライトデータバスに伝える入力回路と、上記ライトデータバスのデータを上記デコーダのデコードに基づいて、ビット線に伝える書き込み用バッファとから構成されており、上記センスアンプと書き込み用バッファは、Read/Write制御回路にて、Yデコーダでデコードされた信号と制御信号とを用いて生成されたRead及びWrite制御信号により、それぞれ制御される。このとき、Read及びWrite制御信号にはYアドレスの情報が含まれている。
【0003】
なお、このような構成を有する回路に関しては、例えば、IEICE Transactions on Electronics vol.E79−C no.6 June 1996 の第735頁〜第742頁に開示されている。
【0004】
【発明が解決しようとする課題】
今後メモリの大容量化が進むに伴い、従来回路では、書き込み用バッファ及び、センスアンプと読み出し用バッファの数を増やす、または以下に示す方法により大容量化を実現していく。
【0005】
従来例(図2)におけるメモリアレーとセンスアンプ間には通常読み出し用Yセレクタ、メモリセルと書き込み用バッファ間には通常書き込み用Yセレクタがあり、それぞれ複数のビット線とコモンリードデータ線及びコモンライトデータ線を接続している(図3)。よって、メモリの大容量化を実現するには、Yセレクトにつながるビット線数を増やすという方法もある。
【0006】
しかしながら、書き込み用バッファ及び、センスアンプと読み出し用バッファの数を増やすと、データバスにつながる負荷が増大し、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間が増大する。また、Yセレクトにつながるビット線数を増やすと、コモンリードデータ線及びコモンライトデータ線につながる負荷が増大し、メモリセルからセンスアンプ入力及び、書き込み用バッファからメモリセルまでのデータ転送の遅延時間が増大する。よって、従来回路では、メモリの大容量化を実現するとデータ転送の遅延時間の増加を招かざるを得ない。つまり、今後、大容量化とともに重要となる高速化の要求を満足することが難しくなる。このことから、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間、または、メモリセルからセンスアンプ入力及び、書き込み用バッファタからメモリセルまでのデータ転送の遅延時間の短縮が望まれる。例えば、読出しサイクル133MHzで動作する1MbitスタティックRAMを用いたキャッシュメモリに対し、容量が2Mbitで200MHzを越えるような高速なキャッシュメモリでは上記遅延時間の10%以上の高速化が望まれていた。
【0007】
そこで、本発明の目的は、データバスを階層化して負荷容量を軽くし、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間を短縮し、メモリが大容量化されても高速化の要求を満足する回路を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体集積回路は、センスアンプと読み出し用バッファの間に読み出し用セレクタを導入し、読み出し用セレクタと読み出し用バッファ間にサブリードデータ線を設けた。また、書き込み用バッファとコモンデータ線の間に書き込み用セレクタを導入し、書き込み用バッファと書き込み用セレクタ間にサブライトデータ線を設けた。この結果、データバスが階層化され、データバスにつながる負荷容量が減り、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間を短縮できる。
【0009】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の好適な実施の形態について、添付図面を用いて説明する。
【0010】
図1は、本発明の半導体集積回路の一実施の形態である回路構成図である。図1に示す回路は、XアドレスデータをデコードするXデコーダと、YアドレスデータをデコードするYデコーダと、上記デコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、入力データをビット線を介して所定のメモリセルに書き込むメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの複数の出力から上記デコーダのデコードに基づいて、1つの出力を選択する読み出し用セレクタと、上記読み出し用セレクタの出力であるサブリードデータ線のデータをリードデータバスに伝える読み出し用バッファと、上記リードデータバスのデータを出力する出力回路と、入力データをライトデータバスに伝える入力回路と、上記ライトデータバスのデータをサブライトデータ線に伝える書き込み用バッファと、上記サブライトデータ線のデータを上記デコーダのデコードに基づいて、ビット線に伝える書き込み用セレクタとから構成されており、上記センスアンプ及び読み出し用セレクタ、書き込み用セレクタは、Read/Write制御回路にて、Yデコーダでデコードされた信号と制御信号とを用いて生成されたRead及びWrite制御信号により、それぞれ制御されている。なお、Read及びWrite制御信号にはYアドレス情報が含まれている。
【0011】
本方式では、サブリードデータ線及びサブライトデータ線を導入することにより、データバスを階層化でき、データバスにつながる負荷容量を軽減できる。その結果、センスアンプ出力から出力回路及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間を短縮できる。
【0012】
例えば、図4に示すように、Yアドレスを1本Read/Write制御回路に入力するようにすると、読み出し用セレクタにセンスアンプを2つ接続できることになり、データバスにつながる読み出し用バッファは、従来(n個)の半分(n/2個)になる。同様に書き込み用セレクタにはコモンライトデータ線対が二つつながることになり、データバスにつながる書き込み用バッファは従来(n個)の半分(n/2個)になる。さらに、Yアドレスを2本Read/Write制御回路に入力するようにすると、データバスにつながる読み出し用及び書き込み用バッファの数は従来の1/4となる。
【0013】
しかし、Yアドレスの入力本数をこのまま増やしていくと、サブリードデータ線及びサブライトデータ線の負荷が重くなり、逆に遅延時間が増大することになる。つまり、最適なYアドレスの入力本数が存在することになる。しかし、この入力本数の最適値は、メモリ容量、チップ構成等により異なる。
【0014】
図5は、本発明に係る半導体集積回路の第2の実施例である。第1の実施例(図1)に対し、センスアンプと読み出しセレクタの間にセンスアンプ出力をラッチする回路を導入した。本実施例においても、YアドレスのRead/Write制御回路への入力本数を増やすことにより、データバスにつながる読み出し用及び書き込み用バッファ数を低減できる。さらに、この場合も、遅延時間を最小とするYアドレスの最適な入力本数が存在する。この入力本数の最適値は、メモリ容量、チップ構成等により異なる。
【0015】
図6は、本発明に係る半導体集積回路の第3の実施例である。第1の実施例(図1)に対し、リードデータバスとライトデータバスを共通化した。本実施例においても、YアドレスのRead/Write制御回路への入力本数を増やすことにより、共通化したデータバスにつながる読み出し用及び書き込み用バッファ数を低減できる。さらに、この場合も、遅延時間を最小とするYアドレスの最適な入力本数が存在する。この入力本数の最適値は、メモリ容量、チップ構成等により異なる。
【0016】
図7は、本発明に係る半導体集積回路の第4の実施例である。第1の実施例(図2)に対し、コモンリードデータ線とコモンライトデータ線を共通化した。本実施例においても、YアドレスのRead/Write制御回路への入力本数を増やすことにより、共通化したデータバスにつながる読み出し用及び書き込み用バッファ数を低減できる。さらに、この場合も、遅延時間を最小とするYアドレスの最適な入力本数が存在する。この入力本数の最適値は、メモリ容量、チップ構成等により異なる。
【0017】
図8は、第1の実施例(図1)における読み出し用セレクタ及び読み出し用バッファの実施例であり、第1の実施例(図1)において、読み出し用セレクタにセンスアンプが2つ接続している場合(図4)である。つまり、読み出し用バッファの数が従来の半分になっている。図8において、読み出し用セレクタは、二つのPMOS(MP801、MP802)と一つのNMOS(MN801)から構成されている。MP801のゲートにはRead/Write制御回路で生成されたRead制御信号の反転信号対の一方RY0Bが入力され、ソースはセンスアンプSA0の出力に接続され、ドレインはサブリードデータ線SR0に接続されている。MP802のゲートにはRead/Write制御回路で生成されたRead制御信号の反転信号対の他方RY1Bが入力され、ソースはセンスアンプSA1の出力に接続され、ドレインはサブリードデータ線SR0に接続されている。MN801のゲートにはRead制御信号の反転信号対の一方RY0Bと他方RY1BのAND論理をとった信号が入力され、ソースは接地電位(GND)が接続され、ドレインはサブリードデータ線SR0が接続され、MP801、MP802のドレインと共通になっている。また、リードデータバスをプリチャージ論理で動作させるため、読み出し用バッファは一つのNMOS(MN802)により構成されている。MN802のゲートにはサブリードデータ線SR0が入力され、ソースにはGNDが接続され、ドレインにはリードデータバスが接続されている。上記センスアンプ及び読み出し用セレクタ、読み出し用バッファを1リードブロック(RB(0))とすると、センスアンプn個に対しn/2個のリードブロック(〜RB(n/2ー1))が存在する。このような構成の回路では、例えば、RY0Bが選択されてLowになるとセンスアンプSA0出力(例えばHigh)がサブリードデータ線SR01に出力される。このとき、MN801の入力はLowであるため、サブリードデータ線SR0はGNDにひかれることなくHighになり、読み出し用バッファMN802がONする。この結果、リードデータバスがGNDにひかれ、データが出力回路に到達する。読み出し用バッファMN802がONするときは、リードデータバスをプリチャージしているPMOS(MP803)がOFFするよう、プリチャージ制御信号PRがHighになっている。データが出力回路に到達後、プリチャージ制御信号PRがLowになりMP803がONし、リードデータバスがプリチャージされる。このとき、RY0Bが非選択(High)となり、MP801がOFF、MN801がONして、サブリードデータ線SR01はセンスアンプSA0出力と切り離され、GNDにひかれる。この結果、読み出し用バッファMN802がOFFとなり、MP803からMN801に余計な電流が流れず、リードデータバスがプリチャージされる。
【0018】
例えば、0.4μmCMOSプロセスを用いた2MbitキャッシュSRAMにおいて、上記実施例を適用すると、リードデータバスにつながる上記リードブロック数は、従来の16個(=n)から半分の8個(=n/2)となる。つまり、リードデータバスにつながる読み出し用バッファ数が、従来の16個から半分の8個となり、センスアンプ出力から出力回路までのデータ転送の遅延時間を約0.2ns、約15%高速化できる。また、この0.4μmCMOSプロセスを用いた2MbitキャッシュSRAMにおいては、レイアウトの制約上、リードデータバスにつながる読み出し用バッファ数は8個が最適であった。
【0019】
図9は、第1の実施例(図1)における書き込み用セレクタ及び書き込み用バッファの実施例であり、第1の実施例(図1)において、書き込み用セレクタにコモンライトデータ線対が2つついている場合である。つまり、書き込み用バッファの数が従来の半分になっている。図9において書き込み用セレクタは、4つのNMOS(MN901、MN902、MN903、MN904)で構成されている。MN901のゲートはRead/Write制御回路で生成されたWrite制御信号対の一方WY0が入力され、ソースにはサブライトデータ線対の一方SW01が接続され、ドレインにはコモンライトデータ線対の一方CWD0が接続されている。MN902のゲートにWY0が入力され、MN901のゲートと共通になっており、ソースはサブライトデータ線対の他方SW01Bに接続され、ドレインはコモンライトデータ線対の他方CWD0Bに接続されている。MN903のゲートはWrite制御信号対の他方WY1が入力され、ソースにはSW01が接続され、ドレインにはコモンライトデータ線対の一方CWD1が接続されている。MN904のゲートにWY1が入力され、MN903のゲートと共通になっており、ソースはSW01Bに接続され、ドレインはコモンライトデータ線対の他方CWD1Bに接続されている。また、書き込み用バッファは、インバータ(INV901)と二つのNMOS(MN905、MN906)から構成されている。INV901の入力はライトデータバスが接続されている。MN905のゲートはINV901の出力が接続され、ソースは接地電位(GND)が接続され、ドレインはサブライトデータ線対の一方SW01が接続されMN901、MN903のソースと共通になっている。MN906のゲートはライトデータバスが入力されINV901の入力と共通になっており、ソースはGNDと接続され、ドレインはサブライトデータ線対の他方SW01Bに接続されMN902、MN904のソースと共通になっている。さらに、コモンライトデータ線対CWD0、CWD0Bは二つのPMOS(MP901、MP902)によりHigh側の電位が保証され、三つのPMOS(MP903、MP904、MP905)によりイコライズ及びプリチャージされる。MP901のゲートにはコモンライトデータ線対の一方CWD0が入力され、ドレインはコモンライトデータ線対の他方CWD0Bが接続されている。MP902のゲートにはコモンライトデータ線対の他方CWD0Bが入力され、ドレインはコモンライトデータ線対の一方CWD0が接続されている。MP901、MP902のソースは共通であり、電源電圧(Vdd)に接続されている。MP903のソースとMP904のドレインはコモンライトデータ線対の一方CWD0に接続され、MP903のドレインとMP905のドレインはコモンライトデータ線対の他方CWD0Bに接続され、MP904、MP905のソースはVddに接続され、MP903、MP904、MP905のゲートはイコライズ制御信号EQに接続されている。同様に、コモンライトデータ線対CWD1、CWD1Bは二つのPMOS(MP906、MP907)によりHigh側の電位が保証され、三つのPMOS(MP908、MP909、MP910)によりイコライズ及びプリチャージされる。 MP906のゲートにはコモンライトデータ線対の一方CWD1が入力され、ドレインはコモンライトデータ線対の他方CWD1Bが接続されている。MP907のゲートにはコモンライトデータ線対の他方CWD1Bが入力され、ドレインはコモンライトデータ線対の一方CWD1が接続されている。MP906、MP907のソースは共通であり、Vddに接続されている。MP908のソースとMP909のドレインはコモンライトデータ線対の一方CWD1に接続され、MP908のドレインとMP910のドレインはコモンライトデータ線対の他方CWD1Bに接続され、MP909、MP910のソースはVddに接続され、MP908、MP909、MP910のゲートはイコライズ制御信号EQに接続されている。上記書き込み用バッファ及び書き込み用セレクタ、イコライズPMOS、High電位を保証するPMOSを1ライトブロック(WB(0))とすると、コモンライト線対n個に対しn/2個のライトブロック(〜WB(n/2ー1))が存在する。このような構成の回路では、例えば、ライトデータバスがLowになるとMN904がOFFすると共にINV901の出力がHighになりMN903がONし、サブライトデータ線対の一方SW01がLowになる。このとき、Write制御信号WY0が選択される(Highになる)と、MN901、MN902がONし、コモンライトデータ線対(CWD0、CWD0B)とサブライトデータ線対(SW01、SW01B)が接続される。このとき、イコライズ制御信号EQはHighであり、MP903、MP904、MP905がOFFしているため、イコライズは解除されている。この結果、コモンライトデータ線対の一方CWD0がLowになり、MN901がONし、コモンライトデータ線対の他方CWD0BはHighに保持される。これらのデータがメモリセルに書き込まれた後、Write制御信号WY0が非選択になり(Lowになり)、CWD0、CWD0BとSW01、SW01Bの接続がきれる。このとき、イコライズ制御信号EQがLowになり、MP903、MP904、MP905がONし、コモンライトデータ線対CWD0、CWD0BはHighにプリチャージされ、初期状態に戻る。
【0020】
例えば、0.4μmCMOSプロセスを用いた2MbitキャッシュSRAMにおいて、上記実施例を適用すると、ライトデータバスにつながる上記ライトブロック数は、従来の16個(=n)から半分の8個(=n/2)となる。つまり、ライトデータバスにつながる書き込み用バッファ数が、従来の16個から半分の8個となり、入力回路から書き込み用バッファまでのデータ転送の遅延時間が約0.12ns、約15%高速化される。また、この0.4μmCMOSプロセスを用いた2MbitキャッシュSRAMにおいては、レイアウトの制約上、ライトデータバスにつながる書き込み用バッファ数は8個が最適であった。
【0021】
以上、本発明の好適な実施の形態について説明したが、本発明は前記実施の形態に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【0022】
【発明の効果】
前述した実施の形態から明らかなように、本発明によれば、データバスにつながる読み出し用及び書き込み用バッファ数を低減することによりセンスアンプ出力から出力回路までのデータ転送の遅延時間及び、入力回路から書き込み用バッファまでのデータ転送の遅延時間を短縮できる。
【図面の簡単な説明】
【図1】本発明に係る半導体集積回路の一実施の形態を示す回路構成図である。
【図2】従来の回路構成図である。
【図3】図2に示す従来の回路構成の一部を示す回路構成図である。
【図4】図1において、読み出し用セレクタ1個につきにセンスアンプが2個、書き込み用セレクタ1個につきコモンライトデータ線対が2つ接続している回路構成図である。
【図5】本発明に係る半導体集積回路の第2の実施の形態を示す回路構成図である。
【図6】本発明に係る半導体集積回路の第3の実施の形態を示す回路構成図である。
【図7】本発明に係る半導体集積回路の第4の実施の形態を示す回路構成図である。
【図8】図1に示した読み出し用セレクタ及び読み出し用バッファの一実施の形態を示す回路図である。
【図9】図1に示した書き込み用セレクタ及び書き込み用バッファの一実施の形態を示す回路図である。
【符号の説明】
MP801〜MP910…PMOSトランジスタ、MN801〜MN906…NMOSトランジスタ、Vdd…電源電圧、GND…接地電圧 、SA0〜SA1…センスアンプ、SR01…サブリードデータ線、RY0B,RY1B…Read制御信号の反転信号、RB(0)〜RB(n/2ー1)…リードブロック、CWD0,CWD0B,CWD1,CWD1B…コモンライトデータ線、SW01,SW01B…サブライトデータ線、WY0,WY1…Write制御信号、WB(0)〜WB(n/2ー1)…ライトブロック。
Claims (7)
- アドレスデータをデコードするデコーダと、
上記デコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、入力データをビット線を介して所定のメモリセルに書き込むメモリセルを複数有してなるメモリセルアレーと、
出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、
上記センスアンプの複数の出力から上記デコーダのデコードに基づいて、1つの出力を選択する読み出し用セレクタと、
上記読み出し用セレクタの出力であるサブリードデータ線のデータをリードデータバスに伝える読み出し用バッファと、
上記リードデータバスのデータを出力する出力回路と、
入力データをライトデータバスに伝える入力回路と、
上記ライトデータバスのデータをサブライトデータ線に伝える書き込みバッファと、
上記サブライトデータ線のデータを上記デコーダのデコードに基づいて、ビット線に伝える書き込み用セレクタとを有し、
上記読み出し用セレクタは、
各ゲートが上記デコーダのデコードに基づくデコード信号の反転信号と接続され、各ソースが上記センスアンプ出力または上記ラッチ出力に接続され、各ドレインが上記サブリードデータ線に接続されて共通になっている複数のPMOSと、
ゲートが上記複数のPMOSのゲートに入力される信号の全てに対しAND論理をとった信号に接続され、ソースが第1の電源に接続され、ドレインが上記サブリードデータ線に接続される第1のNMOSとからなることを特徴とする半導体集積回路。 - 上記アドレスデコーダが、XアドレスをデコードするXデコーダと、
YアドレスをデコードするYデコーダからなる請求項1記載の半導体集積回路。 - 上記リードデータバスとライトデータバスが共通である請求項1または2記載の半導体集積回路。
- 上記センスアンプと読み出し用セレクタの間に、センスアンプ出力をラッチする回路を有してなる請求項1及び2、3のうちいずれかに記載の半導体集積回路。
- 上記読み出し用セレクタにつながる読み出し用バッファは、ゲートが上記サブリードデータ線に接続され、ソースが第1の電源に接続され、ドレインがリードデータバスまたは、リード、ライト共通のデータバスに接続される第2のNMOSからなる請求項1及び2、3、4のうちいずれかに記載の半導体集積回路。
- 上記書き込み用セレクタは、複数のNMOS対からなり、
上記複数のNMOS対のゲートは共通となっており、上記デコーダのデコードに基づいたデコード信号が接続され、ソース対はサブライトデータ線対に接続されてそれぞれ共通になっており、ドレイン対は複数のビット線対に接続するコモンデータ線対に接続されている請求項1及び2、3、4、5のうちいずれかに記載の半導体集積回路。 - 上記書き込み用セレクタにつながる書き込み用バッファは、入力がライトデータバスまたは、リード、ライト共通のデータバスである第1のインバータと、
ゲートが上記第1のインバータの出力に接続され、ソースが接地電位に接続され、ドレインが上記サブライトデータ線対の一方に接続された第3のNMOSと、
ソースが第1の電源に接続され、ドレインが上記サブライトデータ線対の他方に接続された第4のNMOSとからなる請求項1及び2、3、4、5、6のうちいずれかに記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20417597A JP3599963B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20417597A JP3599963B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1145582A JPH1145582A (ja) | 1999-02-16 |
JP3599963B2 true JP3599963B2 (ja) | 2004-12-08 |
Family
ID=16486090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20417597A Expired - Fee Related JP3599963B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3599963B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100421905B1 (ko) * | 2001-05-15 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP4790992B2 (ja) * | 2004-03-02 | 2011-10-12 | パナソニック株式会社 | 半導体記憶装置 |
JP2004192803A (ja) * | 2004-03-02 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US7355905B2 (en) | 2005-07-01 | 2008-04-08 | P.A. Semi, Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
JP5690464B2 (ja) * | 2007-11-20 | 2015-03-25 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置 |
-
1997
- 1997-07-30 JP JP20417597A patent/JP3599963B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1145582A (ja) | 1999-02-16 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040213 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040308 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040427 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |