JP2008250583A - レイアウト設計装置及びレイアウト方法 - Google Patents

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Abstract

【課題】 配線の高集積化を実現することができるレイアウト設計装置及びレイアウト方法を得る。
【解決手段】 配線手段204は、配置手段203の配置結果から概略の配線位置を決定し、概略の配線位置を基に詳細な配線位置を決定する。詳細な配線位置を決定する際、配線手段204は、動作率ファイル207を基に、特定の動作モードで高い動作率を持つネットの隣にその特定の動作モードで低い動作率を持つネットを配するようにする。
【選択図】 図1

Description

本発明はレイアウト設計装置及びレイアウト方法に関し、特に半導体集積回路のレイアウト設計装置に関する。
一般に、LSIの論理回路における回路素子の配置及び配線等のレイアウトは、コンピュータを用いたCADシステムにより行われている。通常、この種のCADシステム(以下、レイアウト設計装置と称す)は、論理回路のレイアウト設計を行う際に回路がノイズやEMによるエラーを起こさないように、設計されたレイアウト情報から配線の抵抗・容量の解析を行い、流れる電流やノイズの計算を行って、基準を満足するかどうかを検証している。
従来、この種のレイアウト設計装置は、総配線長の短縮、配線性の向上を目的とする自動配置配線処理を、論理回路の論理接続情報に基づいて行う。そして、配置配線後のシグナルインティグリティ解析で信号配線のエラーが発生した場合、追加処理として配置配線の修正を行ったり、論理接続情報を修正して再度レイアウト設計を実行したりすることによりエラーを除去していた。
また、クロックや回路の誤動作につながりやすい重要な信号については、一般の信号に先立って配線処理を行うことでなるべく短配線長としたり、配線後に電源配線によるシールドを行うことで一般信号からのノイズを遮蔽したり、一般の配線が隣接しないように禁止を置いて隣接配線との容量を小さくすることでノイズを低減したりして、エラーを改善していた。
また、シグナルインティグリティ解析手段を備えた自動配置配線手段を用いてノイズエラーを改善するレイアウト設計装置も提案されていた。この種のレイアウト設計装置では、論理回路の論理接続関係を変更することなく、回路素子の配置及び配線処理の手法等を工夫することにより、エラーの解消を行っていた。これには例えば特許文献1に示されるような、回路内における高活性度の信号線を分散配線させる方法がある。
特開平09−269958号公報
特許文献1記載の技術では、回路内信号線の活性度に基づき高活性度の信号線を分散配線させるようにしているので、高活性度の信号線の隣接禁止によって無駄な配線スペースを確保する必要があり、配線の高集積化を実現することが困難となる場合がある。
本発明の目的は、配線の高集積化を実現することができるレイアウト設計装置及びレイアウト方法を提供することである。
本発明によるレイアウト設計装置は、集積回路のレイアウト設計装置であって、各回路素子の信号線の動作率を基に、高い動作率を持つ信号線と低い動作率を持つ信号線とを隣接して配線を行う配線手段を含むことを特徴とする。
前記レイアウト設計装置において、前記低い動作率を持つ信号線が前記高い動作率を持つ信号線のシールド用配線として用いられることを特徴とする。
前記レイアウト設計装置において、前記動作率は、前記集積回路の動作クロック周期内の一定の期間における動作率であることを特徴とする。
本発明によるレイアウト方法は、集積回路のレイアウト方法であって、各回路素子の信号線の動作率を基に、高い動作率を持つ信号線と低い動作率を持つ信号線とを隣接して配線を行う配線ステップを含むことを特徴とする。
このように、本発明では、回路素子の配置を行ったデータに対し配線を行うときに、各回路素子の信号線の動作率を基に隣接させるべき信号線を決定し、隣接させるべきと決定された信号線を隣接して配線を行うようにしている。
本発明によれば、各回路素子の信号線の動作率を基に、高い動作率を持つ信号線と低い動作率を持つ信号線とを隣接して配線を行うようにしているので、配線の高集積化を実現することができるという効果が得られる。
以下、本発明の実施例について図面を参照して説明する。
図1は本発明の実施例によるレイアウト設計装置の構成を示す図である。図1において、本発明の実施例によるレイアウト設計装置は、ネットリストを格納したネットリストファイル201と、レイアウト対象回路の入力信号の入力パターンファイル202と、動作率ファイル207と、配置手段203と、配線手段204と、配線チェック手段205と、動作率算出手段206とを有する。
動作率算出手段206は、ネットリストファイル201及び入力パターンファイル202を基に、論理シミュレーションまたはクロック定義により各ネットの動作率(遷移確率)を算出し、動作率ファイル207に格納する。配置手段203は、ネットリストファイル201を基に回路素子の配置を行う手段である。配線手段204は、素子間ネットの配線を行う手段であり、動作率ファイル207に格納された各ネットの動作率を基に高い動作率を持つネットと低い動作率を持つネットとを隣接して配線を行う。配線チェック手段205は、配線結果をチェックする手段である。
図2は本発明の実施例によるレイアウト設計の結果の一例を示す図である。図2に示した論理回路は、フリップフロップ1〜5及び14と、ゲート8〜11と、バッファ6,7,12及び13とを有しており、これらをネット100〜110他で接続して構成される。
この回路の動作率は論理シミュレーションまたはクロック定義により求められる。クロック信号CLKはフリップフロップ1〜5で共通であるため、クロックの動作周波数から動作率を求めると各フリップフロップの出力ネット100〜104は同じ動作率であり、以降バッファ6,7を通過しても動作率は変わらず、ネット105及び106も同じ動作率である。ゲート8,9を通過すると、ネット107,108の動作率は、そのゲートの論理から計算される動作率(通常入力信号の動作率と同じかそれより小さい)となる。
このとき、回路の論理的な意味に従って、特定の動作モードでの動作率を計算することが可能である。例えば、フリップフロップ3〜5から始まる回路は通常動作を行う通常動作モード時に動作する回路部分であり、フリップフロップ1及び2から始まる回路はテスト動作を行うテスト動作モード時に動作する回路部分であるとする。なお、通常動作モード及びテスト動作モードは外部から入力されるMOD信号の値によって切替えられるものとする。
したがって、この場合、通常動作モードでは、フリップフロップ3〜5から始まる回路に含まれるネット102〜104,106,108及び110の動作率は上記計算で求められる動作率であり、フリップフロップ1及び2から始まる回路に含まれるネット100,101,105,107及び109の動作率は0となる。また、テスト動作モードでは、フリップフロップ3〜5から始まる回路に含まれるネット102〜104,106,108及び110の動作率は0であり、フリップフロップ1及び2から始まる回路に含まれるネット100,101,105,107及び109の動作率は上記計算で求められる動作率となる。
そして、配線手段204は、特定の動作モードにおける各ネットの動作率を基に高い動作率を持つネットと低い動作率を持つネットとを隣接して配線を行う。図2に示した例では、特定の動作モード(例えば通常動作モード)において、動作率が所定値より高いネット108及び110が、動作率が所定値より低いネット107及び109にそれぞれ隣接して配線される。
上述したように、ネット108とネット107、ネット110とネット109は同時には動作しない、あるいは同時に動作する可能性が低い。回路のノイズのうち配線間のクロストークノイズはノイズ源となる信号の動作(電位の変化)が配線間の容量を通して対象配線に電圧変化を引き起こすことであるが、そのノイズは影響を受けた配線を駆動しているゲートに電流が流れれば消える一時的なものであるので、その信号がそのタイミングでは意味のある動作を行っていない場合にはノイズがあることは問題にならない。
また、ノイズの影響はノイズ源となる信号との配線完了量に比例し、そのネットの対電源容量を含めた総容量に反比例するが、対象ネットが複数の信号に隣接し、複数の信号から影響を受けるとき、その一部がそのタイミングでは動作しない配線であれば電源に隣接していると同様にみなせるために、ノイズの影響は少なくなる。そのため、信頼性の高い回路レイアウトを得ることができる。また、ノイズが遅延に与える影響を少なくすることができるので、性能の向上に資す。
なお、配線手段204は、高い動作率を持つネットのシールド用配線として、隣接させた低い動作率を持つネットを用いるようにしてもよい。すなわち、元の信号が重要でノイズを最小限に抑えるための電源シールドを必要とするものであって、隣接させた信号配線が十分に動作率が低いとき、シールド配線を行う代わりに、その信号配線を冗長に引き回してシールドの代わりとする。これは、隣接させる配線がクランプや初期設定、LSIテストの信号のように遅延が問題にならないときに有効である。図2に示した例では、動作率が低いネット109が動作率が高いネット110のシールド用配線として用いられる。
図3は本発明の実施例によるレイアウト設計装置の動作を示すフローチャートである。図1〜図3を用いて本発明の実施例によるレイアウト設計装置の動作について説明する。
図3において、配置手段203は、ネットリストファイル201を基に回路素子(フリップフロップ1〜5及び14、ゲート8〜11、バッファ6,7,12及び13)の配置を行う(ステップS1)。また、動作率算出手段206は、ネットリストファイル201及び入力パターンファイル202を基に、動作モード毎の各ネットの動作率を算出し、動作率ファイル207に格納する(ステップS4)。
配線手段204は、配置手段203の配置結果から概略の配線位置を決定し、概略の配線位置を基に詳細な配線位置を決定する(ステップS2)。詳細な配線位置を決定する際、配線手段204は、動作率ファイル207を基に、特定の動作モードで高い動作率を持つネットの隣にその特定の動作モードで低い動作率を持つネットを配するようにする。そして、配線チェック手段205は、配線結果をチェックして必要があれば配線修正を行う(ステップS3)。
以上説明したように、本発明の実施例では、特定の動作モードにおける各ネットの動作率を基に高い動作率を持つネットと低い動作率を持つネットとを隣接して配線を行うようにしているので、隣接禁止によって無駄な配線スペースを確保する必要が少なくなり、配線の高集積化を実現することができる。また、隣接させる動作率が低いネットをシールド用配線として用いるようにしている点も、配線の高集積化に有効である。
なお、本発明の実施例では、動作率算出手段206は動作モード毎に動作率を算出するようにしているが、ある一定の期間における動作率を算出し、この一定の期間における動作率を基に配線手段204が隣接させるべき配線を決定するようにしてもよい。例えば、クロック周期内の一定の期間における動作率とすることも可能である。この場合、動作率算出手段206は、回路の遅延シミュレーションを行うことによって、その信号がクロックのタイミングからどの時間内で動作する可能性があるかを調べることで、クロック周期内の特定の期間における動作率を個別に求めることができる。
また、本発明の実施例では、各ネットの動作率を基に配線手段204が隣接させるべき配線を決定するようにしているが、これは配線チェック手段205が配線結果に対してノイズのチェックを行って配線修正を行うときに適用することも可能である。また、本発明の実施例によるレイアウト設計の前に、予め動作率ファイル207を作成しておくようにしてもよい。
本発明の実施例によるレイアウト設計装置の構成を示す図である。 本発明の実施例によるレイアウト設計の結果の一例を示す図である。 本発明の実施例によるレイアウト設計装置の動作を示すフローチャートである。
符号の説明
1〜5,14 フリップフロップ
8〜11 ゲート
6,7,12,13 バッファ
100〜110 ネット
201 ネットリストファイル
202 入力パターンファイル
203 配置手段
204 配線手段
205 配線チェック手段
206 動作率算出手段
207 動作率ファイル

Claims (6)

  1. 集積回路のレイアウト設計装置であって、
    各回路素子の信号線の動作率を基に、高い動作率を持つ信号線と低い動作率を持つ信号線とを隣接して配線を行う配線手段を含むことを特徴とするレイアウト設計装置。
  2. 前記低い動作率を持つ信号線が前記高い動作率を持つ信号線のシールド用配線として用いられることを特徴とする請求項1記載のレイアウト設計装置。
  3. 前記動作率は、前記集積回路の動作クロック周期内の一定の期間における動作率であることを特徴とする請求項1または2記載のレイアウト設計装置。
  4. 集積回路のレイアウト方法であって、
    各回路素子の信号線の動作率を基に、高い動作率を持つ信号線と低い動作率を持つ信号線とを隣接して配線を行う配線ステップを含むことを特徴とするレイアウト方法。
  5. 前記低い動作率を持つ信号線が前記高い動作率を持つ信号線のシールド用配線として用いられることを特徴とする請求項4記載のレイアウト方法。
  6. 前記動作率は、前記集積回路の動作クロック周期内の一定の期間における動作率であることを特徴とする請求項4または5記載のレイアウト方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8707244B1 (en) 2010-08-20 2014-04-22 Altera Corporation Methods and systems for performing signal activity extraction
US8607180B2 (en) * 2012-05-09 2013-12-10 Lsi Corporation Multi-pass routing to reduce crosstalk
JP2017118378A (ja) * 2015-12-25 2017-06-29 セイコーエプソン株式会社 画像読取装置及び半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1091675A (ja) * 1996-09-13 1998-04-10 Dainippon Printing Co Ltd 半導体集積回路の自動レイアウト装置
JPH11261041A (ja) * 1998-03-09 1999-09-24 Iwate Toshiba Electr0Nics Kk 半導体集積回路装置およびその自動配線設計方法
JP2001148426A (ja) * 1999-11-24 2001-05-29 Nec Corp 半導体回路、その遅延調整方法及びそのレイアウト方法
JP2002237522A (ja) * 2000-12-08 2002-08-23 Fujitsu Ltd シールド配線を行うためのプログラムを記録した記録媒体、プログラム、及びlsi
JP2003044537A (ja) * 2001-07-30 2003-02-14 Nec Microsystems Ltd レイアウト方法
JP2006140363A (ja) * 2004-11-15 2006-06-01 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の設計方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09269958A (ja) 1996-04-02 1997-10-14 Sharp Corp 自動レイアウト装置
US6507941B1 (en) * 1999-04-28 2003-01-14 Magma Design Automation, Inc. Subgrid detailed routing
US6950998B1 (en) * 2003-04-22 2005-09-27 Xilinx, Inc. Place-and-route with power analysis
US7360193B1 (en) * 2004-09-21 2008-04-15 Golden Gate Technology, Inc. Method for circuit block placement and circuit block arrangement based on switching activity
JP4696988B2 (ja) * 2006-03-20 2011-06-08 日本電気株式会社 レイアウト設計装置、方法、及び、プログラム
US7464359B2 (en) * 2006-03-27 2008-12-09 International Business Machines Corporation Method for re-routing an interconnection array to improve switching behavior in a single net and an associated interconnection array structure
US7555741B1 (en) * 2006-09-13 2009-06-30 Altera Corporation Computer-aided-design tools for reducing power consumption in programmable logic devices
US7836418B2 (en) * 2008-03-24 2010-11-16 International Business Machines Corporation Method and system for achieving power optimization in a hierarchical netlist

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1091675A (ja) * 1996-09-13 1998-04-10 Dainippon Printing Co Ltd 半導体集積回路の自動レイアウト装置
JPH11261041A (ja) * 1998-03-09 1999-09-24 Iwate Toshiba Electr0Nics Kk 半導体集積回路装置およびその自動配線設計方法
JP2001148426A (ja) * 1999-11-24 2001-05-29 Nec Corp 半導体回路、その遅延調整方法及びそのレイアウト方法
JP2002237522A (ja) * 2000-12-08 2002-08-23 Fujitsu Ltd シールド配線を行うためのプログラムを記録した記録媒体、プログラム、及びlsi
JP2003044537A (ja) * 2001-07-30 2003-02-14 Nec Microsystems Ltd レイアウト方法
JP2006140363A (ja) * 2004-11-15 2006-06-01 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の設計方法

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