JPH048011A - Waveform shaping circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は例えばガリウムひ素ＩＣで構成されたディジタ
ル回路等に使用される波形整形回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a waveform shaping circuit used in a digital circuit constructed of, for example, a gallium arsenide IC.
［従来の技術］
従来、この種の波形整形回路として、第３図に示す回路
が知られている。[Prior Art] Conventionally, a circuit shown in FIG. 3 is known as this type of waveform shaping circuit.
この回路は、差動増幅器と同様の構成となっている。即
ち、差動対トランジスタをなす１対の電界効果トランジ
スタ１２．１３は、そのゲートが夫々第１の入力端子３
１及び第２の入力端子３２に接続されると共に、そのソ
ースが共通接続されたものとなっている。これらの電界
効果トランジスタ１２．１３のドレインは、夫々第１の
出力端子５１及び第２の出力端子５２に接続されると共
に、抵抗２１．２２の各一端に夫々接続されている。抵
抗２１．２２の他端は共通接続されており、この共通接
続端と第１の電源端子４１との間に抵抗２３が接続され
ている。一方、電界効果トランジスタ１２．１３のソー
スには、電流制御用の電界効果トランジスタ１１のドレ
インが接続されている。そして、この電界効果トランジ
スタＩｉのゲートとソースとは、第２の電源端子４２に
共通に接続されている。This circuit has a similar configuration to a differential amplifier. That is, a pair of field effect transistors 12 and 13 forming a differential pair transistor have their gates connected to the first input terminal 3, respectively.
It is connected to the first and second input terminals 32, and its sources are commonly connected. The drains of these field effect transistors 12.13 are connected to a first output terminal 51 and a second output terminal 52, respectively, and to one end of a resistor 21.22, respectively. The other ends of the resistors 21 and 22 are connected in common, and the resistor 23 is connected between this common connection end and the first power supply terminal 41. On the other hand, the sources of the field effect transistors 12 and 13 are connected to the drains of the field effect transistors 11 for current control. The gate and source of this field effect transistor Ii are commonly connected to the second power supply terminal 42.
なお、以上の回路において、電界効果トランジスタ１２
．１３及び抵抗２１．２２は、夫々同一特性を有するよ
うに設計されており、例えば電界効果トランジスタ１２
．１３のゲート幅をＷ１□。Note that in the above circuit, the field effect transistor 12
．． 13 and resistors 21 and 22 are designed to have the same characteristics, for example, field effect transistor 12.
．． The gate width of 13 is W1□.
ＷＩ３、抵抗２１．２２の抵抗値をＲ２１＋ Ｒ２□と
すると、Ｗ１□＝Ｗ１３、Ｒ２１” Ｒ２２となるよう
に設計されている。また、電界効果トランジスタ１１〜
１３は、電界効果トランジスタ１２．１３の一方が導通
状態のときに他方がカットオフ状態になることで出力信
号に矩形波が得られるように、そのゲート幅比が設定さ
れている。When the resistance values of WI3 and resistor 21.22 are R21+R2□, it is designed so that W1□=W13, R21''R22.
The gate width ratio of the field effect transistors 12 and 13 is set so that when one of the field effect transistors 12 and 13 is in a conductive state, the other is in a cutoff state so that a rectangular wave is obtained as an output signal.
このように構成された従来の波形整形回路では、入力端
子３１．３２に夫々高レベル（以下、Ｈレベルと呼ぶ）
及び低レベル（以下、Ｌレベルと呼ぶ）が入力されると
、電界効果トランジスタ１２゜１３が夫々導通状態及び
非導通状態となるので、出力端子５１．５２は、夫々Ｌ
レベル及びＨレベルとなる。In the conventional waveform shaping circuit configured in this way, a high level (hereinafter referred to as H level) is applied to the input terminals 31 and 32, respectively.
and low level (hereinafter referred to as L level), the field effect transistors 12 and 13 become conductive and non-conductive, respectively, so the output terminals 51 and 52 respectively become L level.
level and H level.
ここで、電界効果トランジスタ１１，１２．１３に流れ
る電流を夫々１１１＋１１゜、１１３、抵抗２３の抵抗
値をＲ２３、第１の電源端子４１の電源電圧をＶ、とす
ると、第１の出力端子５１から出力されるＬレベルの出
力電圧は、Ｖｌ−（ｉｔ□Ｒ２□＋ ｉ ｌｌＲ２３）
となる。また、この回路では、電界効果トランジスタ１
３をカットオフ（１１３＝Ｏ）することで、出力に矩形
波を得るようにしているので、ｔｘ２＝ｉ□１になる。Here, if the currents flowing through the field effect transistors 11, 12, and 13 are respectively 111+11° and 113, the resistance value of the resistor 23 is R23, and the power supply voltage of the first power supply terminal 41 is V, then the first output terminal 51 The L level output voltage output from is Vl-(it□R2□+i llR23)
becomes. In addition, in this circuit, the field effect transistor 1
3 is cut off (113=O) to obtain a rectangular wave as the output, so tx2=i□1.
従って、第１の出力端子５１から出力されるＬレベルは
、ｖ、 ｉｓ＋（Ｒ２１＋ Ｒ２１）となる。 同様
に、入力端子３１゜３２に夫々Ｌレベル及びＨレベルが
入力されると、電界効果トランジスタ１２．１３が夫々
非導通状態及び導通状態となるので、出力端子５１．５
２は、夫々高レベル及びＬレベルとなり、出力端子５１
の電圧は、Ｖ ｓ ｌ １１Ｒ２３となる。Therefore, the L level output from the first output terminal 51 is v, is+(R21+R21). Similarly, when L level and H level are input to the input terminals 31 and 32, respectively, the field effect transistors 12.13 become non-conductive and conductive, respectively, so that the output terminals 51.5
2 are at high level and low level, respectively, and the output terminal 51
The voltage becomes V s l 11R23.
［発明が解決しようとする課題］
しかしながら、上述した従来の波形整形回路では、出力
波形を矩形波にするために、差動対トランジスタを構成
する電界効果トランジスタ１２゜１３の一方が導通状態
のときに、他方をカットオフ状態にしているので、以下
に述べるように、出力波形の立ち上がり及び立ち下がり
特性が劣化するという問題がある。[Problems to be Solved by the Invention] However, in the conventional waveform shaping circuit described above, in order to make the output waveform a rectangular wave, when one of the field effect transistors 12 and 13 constituting the differential pair transistors is in a conductive state, On the other hand, since the other one is in the cut-off state, there is a problem that the rise and fall characteristics of the output waveform deteriorate as described below.
即ち、第４図は従来の波形整形回路の動作点を示すグラ
フ図である。このグラフ図からも分かるように、スレッ
シａルドレベルＶア近傍では、遷移時の相互コンダクタ
ンスｇｖが著しく低下するため、出力波形の立ち上がり
及び立ち下がり特性が劣化する。That is, FIG. 4 is a graph diagram showing the operating points of the conventional waveform shaping circuit. As can be seen from this graph, near the threshold level Va, the mutual conductance gv at the time of transition decreases significantly, so that the rise and fall characteristics of the output waveform deteriorate.
一方、デバイスの動作周波数を引き上げるためには、ゲ
ート容量による影響を低減するためにＩＣ内部の論理振
幅を小さくする必要がある。このため、第４図に示す動
作特性のうち、カットオフ近傍の低相互コンダクタンス
領域しか動作範囲を設定することができな（なり、電界
効果トランジスタが持つ高相互フンダクタンス特性を十
分に生かすことができない。従って、出力波形の立ち上
がり及び立ち下がり特性が劣化するという問題がある。On the other hand, in order to raise the operating frequency of the device, it is necessary to reduce the logic amplitude inside the IC in order to reduce the influence of gate capacitance. For this reason, among the operating characteristics shown in Figure 4, the operating range can only be set in the low mutual conductance region near the cutoff (this means that the high mutual conductance characteristics of field effect transistors cannot be fully utilized). Therefore, there is a problem that the rise and fall characteristics of the output waveform deteriorate.
本発明はかかる問題点に鑑みてなされたものであって、
電界効果トランジスタの高相互フンダクタンス特性を十
分に引き出し、小振幅出力時においても、優れた立ち上
がり及び立ち下がり特性を実現することができる波形整
形回路を提供することを目的とする。The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a waveform shaping circuit that can fully bring out the high mutual conductance characteristics of a field effect transistor and realize excellent rise and fall characteristics even when outputting a small amplitude.
［課題を解決するための手段］
本発明に係る波形整形回路は、そのゲートが夫々第１及
び第２の入力端子に接続されそのソースが共通接続され
た差動対トランジスタを構成する第１及び第２の電界効
果トランジスタと、これら第１及び第２の電界効果トラ
ンジスタのドレインと第１の電源端子との間に夫々接続
された第１及び第２の抵抗と、前記第１及び第２の電界
効果トランジスタのソースと第２の電源端子との間に接
続された電流制御用の第３の電界効果トランジスタと、
前記第１の電界効果トランジスタと並列接続されると共
にゲートが前記第２の入力端子に接続され駆動能力が前
記第１の電界効果トランジスタよりも小さい第４の電界
効果トランジスタと、前記第２の電界効果トランジスタ
と並列接続されると共にゲートが前記第１の入力端子に
接続され駆動能力が前記第２の電界効果トランジスタよ
りも小さい第５の電界効果トランジスタとを有すること
を特徴とする。[Means for Solving the Problems] A waveform shaping circuit according to the present invention includes first and second transistors forming a differential pair transistors whose gates are respectively connected to first and second input terminals and whose sources are commonly connected. a second field effect transistor, first and second resistors connected between the drains of the first and second field effect transistors and the first power supply terminal, respectively; a third field effect transistor for current control connected between the source of the field effect transistor and the second power supply terminal;
a fourth field effect transistor connected in parallel with the first field effect transistor and having a gate connected to the second input terminal and having a drive capability smaller than that of the first field effect transistor; The fifth field effect transistor is connected in parallel with the effect transistor, has a gate connected to the first input terminal, and has a drive capability smaller than that of the second field effect transistor.
［作用コ
本発明によれば、差動対トランジスタを構成する第１及
び第２の電界効果トランジスタと夫々並列に、これらト
ランジスタよりも駆動能力が小さい第４及び第５の電界
効果トランジスタが接続され、これらの第４及び第５の
電界効果トランジスタが夫々第２及び第１の電界効果ト
ランジスタへの入力信号によって駆動される。従って、
第１の電界効果トランジスタが非導通状態のときには、
これと並列に接続された第４の電界効果トランジスタが
導通状態となり、第２の電界効果トランジスタが非導通
状態のときには、これと並列に接続された第５の電界効
果トランジスタが導通状態となる。[Operations] According to the present invention, fourth and fifth field effect transistors having a smaller driving capacity than these transistors are connected in parallel with the first and second field effect transistors constituting the differential pair transistors, respectively. , these fourth and fifth field effect transistors are driven by input signals to the second and first field effect transistors, respectively. Therefore,
When the first field effect transistor is in a non-conducting state,
When the fourth field effect transistor connected in parallel with this transistor is in a conductive state and the second field effect transistor is in a non-conducting state, a fifth field effect transistor connected in parallel therewith is in a conductive state.
この結果、第４及び第５の電界効果トランジスタによっ
て、第１又は第２の電界効果トランジスタがカットオフ
状態のときの遷移コンダクタンスを改善することができ
、高相互コンダクタンス特性が十分に発揮され、第１及
び第２の電界効果トランジスタの立ち上がり及び立ち下
がり特性を向上させることができる。As a result, the fourth and fifth field effect transistors can improve the transition conductance when the first or second field effect transistor is in the cutoff state, and the high transconductance characteristics can be sufficiently exhibited. The rise and fall characteristics of the first and second field effect transistors can be improved.
［実施例コ
以下、添付の図面を参照しながら本発明の実施例につい
て説明する。[Embodiments] Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の実施例に係る波形整形回路を示す回路
図である。なお、この第１図の回路において、第３図と
同一部分には同一符号を付し、重複する部分の説明を省
略する。FIG. 1 is a circuit diagram showing a waveform shaping circuit according to an embodiment of the present invention. In the circuit of FIG. 1, the same parts as those in FIG. 3 are given the same reference numerals, and the explanation of the overlapping parts will be omitted.
この第１図の波形整形回路においては、差動対トランジ
スタを構成する電界効果トランジスタ１２．１３と夫々
並列に、電界効果トランジスタ１４．１５が接続されて
いる。これらの電界効果トランジスタ１４．１５は、そ
の駆動能力が電界効果トランジスタ１２．１３よりも十
分低く設定されたものである。この関係は、例えば電界
効果トランジスタ１２，１３，１４．１５のゲート幅を
Ｗ １２１ Ｗ １３１ Ｗ １４１ Ｗ １５とする
と、これらのゲート幅がＷ ｓ ２ ＝ Ｗ ｓ ３
＞ Ｗ ｓ ４ ＝ Ｗ １５となるように設定するこ
とにより実現することができる。In the waveform shaping circuit shown in FIG. 1, field effect transistors 14 and 15 are connected in parallel with field effect transistors 12 and 13 forming a differential pair of transistors, respectively. These field effect transistors 14, 15 are set to have a driving capability sufficiently lower than that of the field effect transistors 12, 13. For example, if the gate widths of the field effect transistors 12, 13, 14.15 are W 121 W 131 W 141 W 15, then these gate widths are W s 2 = W s 3
> W s 4 = W 15.
電界効果トランジスタ１４のゲートは、第２の入力端子
３２に接続され、電界効果トランジスタ１５のゲートは
、第１の入力端子３１に接続されている。また、電界効
果トランジスタ１２．１４の共通ドレインは、抵抗２４
を介して第１の電源端子４１に直接接続されている。ま
た、電界効果トランジスタ１３．１５の共通ドレインは
、抵抗２５を介して第１の電源端子４１に直接接続され
ている。The gate of the field effect transistor 14 is connected to the second input terminal 32 , and the gate of the field effect transistor 15 is connected to the first input terminal 31 . Also, the common drain of the field effect transistors 12.14 is connected to the resistor 24.
It is directly connected to the first power supply terminal 41 via. Further, the common drains of the field effect transistors 13.15 are directly connected to the first power supply terminal 41 via the resistor 25.
次に、このように構成された本実施例の回路の動作につ
いて説明する。Next, the operation of the circuit of this embodiment configured as described above will be explained.
入力端子３１．３２に夫々Ｈレベル及びＬレベルが入力
されると、電界効果トランジスタ１２゜１５が導通状態
、電界効果トランジスタ１３，１４が非導通状態となる
。When H level and L level are input to the input terminals 31 and 32, respectively, the field effect transistors 12 and 15 become conductive, and the field effect transistors 13 and 14 become nonconductive.
ここで、電界効果トランジスタ１２，１３，１４．１５
に流れる電流を夫々１１２＊ ｌ １３ｔ １１４
１１１５、抵抗２４．２５の抵抗値を夫々Ｒ２４１Ｒ２
５、第１の電源端子４１の電源電圧をＶ １ 、Ｒ２４
＝ Ｒ２５とすると、このときの出力端子５１．５２の
出力電圧は、夫）Ｚ Ｖ １−１１２Ｒ２４、Ｖｌ
ｉ＋＋５Ｒ２５となる。また、電界効果トランジスタ
のドレイン昏ソース間電流は、ゲート幅に比例するので
、Ｗ１２〉Ｗ１５の条件のもとでは、１！□〉１．５と
なり、結局、出力端子５１がＬレベル、出力端子５２が
Ｈレベルとなる。Here, field effect transistors 12, 13, 14.15
The current flowing in 112* l 13t 114
1115, the resistance value of resistor 24.25 is R241R2, respectively.
5. The power supply voltage of the first power supply terminal 41 is V 1 , R24
= R25, the output voltage of the output terminal 51.52 at this time is ZV 1-112R24, Vl
It becomes i++5R25. Furthermore, since the drain-source current of a field effect transistor is proportional to the gate width, under the condition of W12>W15, 1! □>1.5, and as a result, the output terminal 51 becomes L level and the output terminal 52 becomes H level.
同様に、入力端子３１．３２に夫々Ｌレベル及びＨレベ
ルが入力されると、電界効果トランジスタ１２．１５が
非導通状態、電界効果トランジスタ１３．１４が導通状
態となる。このため、出力端子５１．５２の出力電圧は
、夫々Ｖｔ−ｉ １４Ｒ２１％ Ｖ Ｉｉ １３Ｒ２５
となる０ここで）１１３〉ｉ、４であるから、結局、出
力端子５１がＨレベル、出力端子５２がＬレベルとなる
。Similarly, when L level and H level are input to input terminals 31 and 32, respectively, field effect transistors 12 and 15 become non-conductive and field effect transistors 13 and 14 become conductive. Therefore, the output voltages of the output terminals 51 and 52 are respectively Vt-i 14R21% V Ii 13R25
Since 0 (here)113>i, 4, the output terminal 51 becomes H level and the output terminal 52 becomes L level.
第２図は、本実施例の回路の動作点を示すグラフ図であ
る。FIG. 2 is a graph showing the operating points of the circuit of this example.
この図から明らかなように、電界効果トランジスタ１２
（１３）がカットオフされる近傍の低相互コンダクタン
ス（ｇゆ）領域では、電界効果トランジスタ１２（１３
）と並列接続された電界効果トランジスタ１４（１５）
の導通によって電流ｊ １４ （１ｓｔｓ）が流れるの
で、図中点線で示すように、低相互コンダクタンス領域
における相互コンダクタンスが実質的に引き上げられ、
出力波形の立ち上がり及び立ち下がり特性を改善するこ
とができる。As is clear from this figure, the field effect transistor 12
In the low transconductance (g) region near where (13) is cut off, the field effect transistor 12 (13)
) connected in parallel with the field effect transistor 14 (15)
As a result of the conduction, a current j 14 (1 sts) flows, so that the mutual conductance in the low mutual conductance region is substantially raised, as shown by the dotted line in the figure.
The rise and fall characteristics of the output waveform can be improved.
なお、この回路の出力電圧のＨレベルは、電界効果トラ
ンジスタ１４．１５のゲート幅Ｗ、４゜Ｗ２Ｂによって
任意の値に設定することができ、また、出力波形の振幅
は、ゲート幅の比Ｗ ！ ２／ Ｗ １４゜Ｗ １３／
Ｗ ｓ ＋５によって任意の値に設定することができ
る。Note that the H level of the output voltage of this circuit can be set to any value by the gate width W of the field effect transistor 14, 15, 4°W2B, and the amplitude of the output waveform is determined by the ratio W of the gate width. ! 2/W 14゜W 13/
It can be set to any value by W s +5.
また、このように電界効果トランジスタ１２゜１３と電
界効果トランジスタ１４．１５の駆動能力の差をそれら
トランジスタのゲート幅によって調整する代わりに、電
界効果トランジスタ１２゜１３と電界効果トランジスタ
１４．１５とで、スレッショルドレベルＶアを異ならせ
るようにしても良い。Furthermore, instead of adjusting the difference in driving capability between the field effect transistors 12° 13 and 14.15 by adjusting the gate widths of these transistors, , the threshold level Va may be made different.
［発明の効果］
以上述べたように、本発明によれば、差動対トランジス
タを構成する第１及び第２の電界効果トランジスタと夫
々並列に、これらトランジスタよりも駆動能力が小さい
第４及び第５の電界効果トランジスタを接続し、第１の
電界効果トランジスタが非導通状態のときには、これと
並列に接続された第４の電界効果トランジスタが導通状
態、また、第２の電界効果トランジスタが非導通状態の
ときには、これと並列に接続された第５の電界効果トラ
ンジスタが導通状態となるようにしたので、第１又は第
２の電界効果トランジスタがカットオフ状態のときの遷
移コンダクタンスを改善することができる。このため、
高相互コンダクタンス特性が十分に発揮され、出力信号
の立ち上がり及び立ち下がり特性を向上させることがで
きる。[Effects of the Invention] As described above, according to the present invention, the fourth and second field effect transistors, which have a smaller driving capacity than these transistors, are connected in parallel with the first and second field effect transistors constituting the differential pair transistors, respectively. When the first field effect transistor is in a non-conducting state, the fourth field-effect transistor connected in parallel with it is in a conducting state, and the second field-effect transistor is in a non-conducting state. When the fifth field effect transistor is in the cutoff state, the fifth field effect transistor connected in parallel with the fifth field effect transistor is in the conductive state, so that the transition conductance when the first or second field effect transistor is in the cutoff state can be improved. can. For this reason,
The high mutual conductance characteristics are fully exhibited, and the rise and fall characteristics of the output signal can be improved.
第１図は本発明の実施例に係る波形整形回路の回路図、
第２図は同回路の動作点を示すグラフ図、第３図は従来
の波形整形回路の回路図、第４図は従来の回路の動作点
を示すグラフ図である。
１１〜１５；電界効果トランジスタ、２１〜２５；抵抗
、３１；第１の入力端子、３２；第２の入力端子、４１
；第１の電源端子、４２；第２の電源端子、５１；第１
の出力端子、５２；第２の出力端子
３１ ′
３２゜
４１ 。
１Ａ１０人力鳴子
第２の入力内子
第１の＠源布子
第２０ｔｙＲｒ３−
第１０エカ計
第２の瓜カーＥ引
出願人 日本電気アイジ−マイコン
システム株式会社FIG. 1 is a circuit diagram of a waveform shaping circuit according to an embodiment of the present invention,
FIG. 2 is a graph diagram showing the operating points of the same circuit, FIG. 3 is a circuit diagram of a conventional waveform shaping circuit, and FIG. 4 is a graph diagram showing the operating points of the conventional circuit. 11-15; Field effect transistor, 21-25; Resistor, 31; First input terminal, 32; Second input terminal, 41
; first power terminal, 42; second power terminal, 51; first
output terminal, 52; second output terminal 31'32°41; 1A10 Human Power Naruko 2nd Input Uchiko 1st @Genbuko 20th tyRr3- 10th Eka Total 2nd Melon Car E Requester NEC IG-Micom System Co., Ltd.
Claims (1)
されそのソースが共通接続された差動対トランジスタを
構成する第１及び第２の電界効果トランジスタと、これ
ら第１及び第２の電界効果トランジスタのドレインと第
１の電源端子との間に夫々接続された第１及び第２の抵
抗と、前記第１及び第２の電界効果トランジスタのソー
スと第２の電源端子との間に接続された電流制御用の第
３の電界効果トランジスタと、前記第１の電界効果トラ
ンジスタと並列接続されると共にゲートが前記第２の入
力端子に接続され駆動能力が前記第１の電界効果トラン
ジスタよりも小さい第４の電界効果トランジスタと、前
記第２の電界効果トランジスタと並列接続されると共に
ゲートが前記第１の入力端子に接続され駆動能力が前記
第２の電界効果トランジスタよりも小さい第５の電界効
果トランジスタとを有することを特徴とする波形整形回
路。(1) First and second field effect transistors constituting a differential pair transistor whose gates are respectively connected to first and second input terminals and whose sources are commonly connected; first and second resistors respectively connected between the drain of the field effect transistor and the first power terminal; and between the sources of the first and second field effect transistors and the second power terminal; A third field effect transistor for current control is connected in parallel with the first field effect transistor, and has a gate connected to the second input terminal, and has a driving capability higher than that of the first field effect transistor. a fourth field effect transistor, which is also smaller in size, and a fifth field effect transistor, which is connected in parallel with the second field effect transistor, has a gate connected to the first input terminal, and has a drive capacity smaller than that of the second field effect transistor. A waveform shaping circuit comprising a field effect transistor.
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| JP2110986A JP2871804B2 (en) | 1990-04-26 | 1990-04-26 | Waveform shaping circuit |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2110986A Expired - Fee Related JP2871804B2 (en) | 1990-04-26 | 1990-04-26 | Waveform shaping circuit |
Country Status (1)
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| JP (1) | JP2871804B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014075705A (en) * | 2012-10-04 | 2014-04-24 | Asahi Kasei Electronics Co Ltd | Differential amplification circuit |
-
1990
- 1990-04-26 JP JP2110986A patent/JP2871804B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014075705A (en) * | 2012-10-04 | 2014-04-24 | Asahi Kasei Electronics Co Ltd | Differential amplification circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2871804B2 (en) | 1999-03-17 |
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