JP3725932B2 - 集積回路用テスト回路 - Google Patents
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Description
(目次)
発明の属する技術分野
従来の技術(図7〜図11)
発明が解決しようとする課題
課題を解決するための手段(図1,図2)
発明の実施の形態
(A)第1実施形態の説明(図3,図4)
(B)第2実施形態の説明(図5,図6)
発明の効果
【0002】
【発明の属する技術分野】
本発明は、LSI等の集積回路に組み込まれて用いられる例えばJTAG方式のテスト回路に関し、特に、試験対象である集積回路内におけるディレイ診断を行なう際に用いて好適の技術に関する。
【0003】
【従来の技術】
近年、LSI(大規模集積回路)等の集積回路では、高密度,多入出力信号を実現するために、バンプ・テクノロジを使用したものが増加している。LSI等の集積回路の入出力端子は、通常、チップ周縁部に配置されており、実装設計に際してその座標を自由に変更することはできなかったが、バンプ・テクノロジでは、チップ表面にバンプとよばれる球状の端子を並べる方式を採用することにより、入出力端子の位置をチップ上で任意に決定できるようにして、配置の自由度を増大させることができる。
【0004】
このようなバンプ・テクノロジを用いた場合、LSIテスタのプローブをバンプ(入出力端子)に接触させることができないため、LSIのテスト時に、テスト系の信号以外の一般信号をLSIテスタのプローブから直接的に設定することは不可能である。
そこで、例えばJTAG(Joint Test Action Group)によりIEEE1149.1として提案されたJTAG方式の組込み型試験回路を有するLSIでは、LSI上の入出力マクロセル内部にフリップフロップ〔以下、FFと表記する;このFFは、後述するバウンダリ・スキャン・レジスタに対応するものである(図9の符号21参照)〕を設けておき、このFFに任意の値をスキャンにより設定した後、テスト・モード信号により、FFに設定された値を入出力ピンの値と切り替え、LSIの内外部にそのFFの値を見せることにより、間接的に入出力ピンに値を設定することが行なわれている。
【0005】
以下では、まず、一般的なJTAG方式の組込み型試験回路の構成と動作について詳細に説明してから、一般的な入出力マクロセルの構成と動作について詳細に説明し、さらに、これらのJTAG方式の組込み型試験回路および入出力マクロセルをそなえたLSIにおいて行なわれる従来のディレイ診断手法(ディレイ不良検出手法)について説明する。
【0006】
[A]一般的なJTAG方式の組込み型試験回路の構成と動作について
一般に、JTAG方式の組込み型試験回路は、テスト・クロック信号TCK,テスト・モード選択信号TMS,テスト・リセット信号TRST,テスト・データ入力TDIおよびテスト・データ出力TDOのための5種類のTAP(Test Access Port)を有するとともに、TAPコントローラ,バウンダリ・スキャン・レジスタ,任意のユーザ・テスト・データ・レジスタ,バイパス・レジスタ,命令レジスタ(以下、IRと略記),データ・レジスタ・セレクタ等を有して構成されている。
【0007】
ここで、TAPコントローラは、テスト・モード選択信号TMSおよびテスト・クロック信号TCKによって、テスト・データ入力TDIからの入力データをIRや各種レジスタへ入力させるためのシフト動作を制御する機能や、テスト・データ出力TDOとして出力するデータのシフト動作を制御する機能を果たし、テスト・クロック信号TCK,テスト・モード選択信号TMSおよびテスト・リセット信号TRSTによってLSIの状態を制御しながら、そのLSIのテストを実行制御するものである。
【0008】
バウンダリ・スキャン・レジスタは、テスト対象の部品(ここではLSI)の各入出力ピンの部分に配置されるI/Oマクロ内部のFF(1段のシフトレジスタ)に対応するもので、スキャン・テストの原理によってLSIの入出力ピンに現れる信号を捕らえたり、保持したりするためのものである。
任意のユーザ・テスト・データ・レジスタとしては、例えば、本LSI内のシステム論理回路を制御するためのコマンドを格納するためのJTAG命令レジスタ(以下、JIRと略記)や、本LSI内のシステム論理回路に書き込むデータや本LSI内のシステム論理回路から読み出されたデータを格納するためのJTAGデータ・レジスタ(以下、JDRと略記)がある。
【0009】
バイパス・レジスタは、1段のシフトレジスタで構成され、テスト・データ入力TDIを、そのままテスト・データ出力TDOとしてバイパス出力させるためのものである。
これらのレジスタには、テスト・データ入力TDIからの入力データが順にシフト入力されて各種データが設定される一方、各レジスタに設定されているデータを順にシフトすることにより、そのデータがテスト・データ出力TDOから出力されるようになっている。
【0010】
そして、IRは、テスト・データ入力TDIからのコマンド(レジスタ指定コマンド)をシフト動作によって書き込まれるものであり、データ・レジスタ・セレクタは、IRに書き込まれたコマンドを解析し、そのコマンドにより指定されたレジスタを、上述したバウンダリ・スキャン・レジスタ,任意のユーザ・テスト・データレジスタ,バイパス・レジスタの中から選択するものである。このデータ・レジスタ・セレクタにより選択されたレジスタに対し、シフト動作によるデータ書込/データ読出が行なわれる。
【0011】
上述のようなJTAG方式の組込み型試験回路の動作を、図7により説明する。この図7は、テスト論理の状態遷移を示すフローチャートである。テスト論理の状態遷移はTAPコントローラにより制御され、様々なテスト状態が実現される。TAPコントローラは、テスト・クロック信号TCK,テスト・モード選択信号TMSおよびテスト・リセット信号TRSTによって制御される。
【0012】
TAPコントローラが初期化された直後は、TEST-LOGIC-RESET状態(S1)にある。この状態にある時は、テスト論理が使用不能であり、システム論理の通常動作が可能な状態である。
それぞれの状態は、テスト・クロック信号TCKの立ち上がり時のテスト・モード選択信号TMSの状態によって遷移し、例えばTEST-LOGIC-RESET状態(S1)にある時に、テスト・クロック信号TCKが立ち上がり、その時のテスト・モード選択信号TMSが“0”であれば RUN-TEST/IDLE状態(S2)へ遷移し、テスト・モード選択信号TMS“1”であればTEST-LOGIC-RESET状態(S1)を保持する。
【0013】
RUN-TEST/IDLE 状態(S2)は、テスト実行中の基本状態であり、スキャン動作が今から行なわれる状態、または、スキャン動作中の中間状態である。
SELECT-DR-SCAN状態(S3)へ遷移すると、スキャン・シーケンスが初期化される。
次に、テスト・モード選択信号TMSの状態によって、CAPTURE-DR状態(S11)へ遷移するか、あるいは、SELECT-IR-SCAN状態(S4)へ遷移するかに分かれるが、ここでは、IRに対するスキャン動作を行なうべくSELECT-IR-SCAN状態(S4)へ遷移した場合について説明する。SELECT-IR-SCAN状態(S4)へ遷移すると、IRのスキャン・シーケンスが初期化される。
【0014】
CAPTURE-IR状態(S5)へ状態が遷移すると、IRを構成するシフトレジスタに固定パターンが取り込まれる。この固定パターンは、下位2ビットがバイナリ・コード“01”に固定されており、設計に固有な情報をこのパターンに盛り込むことが可能である。このIRの内容を、シフト動作を行ないながらテスト・データ出力TDOを通して読み出すことも可能である。
【0015】
次に、SHIFT-IR状態(S6)へ遷移するとIRを構成するシフトレジスタがテスト・データ入力TDIとテスト・データ出力TDOに接続される。テスト・モード選択信号TMSが“0”の状態の時にテスト・クロック信号TCKが立ち上がる度に、テスト・データ出力TDO側へデータがシフトされる。IRが8ビットであれば、8回シフト動作を繰り返すことによって、所定の命令をIRに書き込むことが可能であり、また、シフト動作を繰り返しながらIRのデータをテスト・データ出力TDOへ送り出すことによって、IRの内容を読み出すことも可能である。
【0016】
シフト動作を終了すると、スキャンを終了するEXIT1-IR状態(S7)へ遷移する。このEXIT1-IR状態(S7)において、テスト・モード選択信号TMSを“0”にしてテスト・クロック信号TCKを立ち上げると、PAUSE-IR状態(S8)へ遷移し、テスト・モード選択信号TMSを“1”にしてテスト・クロック信号TCKを立ち上げると UPDATE-IR状態(S10)へ遷移する。
【0017】
PAUSE-IR状態(S8)へ遷移すると、テスト・データ入力TDIとテスト・データ出力TDOとの間のシリアル・パスにおけるIRのシフト動作が休止される。この状態は、外部記憶装置からテスト機構内のメモリに新しいパターンをロードする場合などに使用される。
PAUSE-IR状態(S8)において、テスト・モード選択信号TMSを“1”にして、テスト・クロック信号TCKを立ち上げると、スキャンを終了するEXIT2-IR状態(S9)へ遷移する。さらにスキャン動作を行なう必要がある場合には、EXIT2-IR状態(S9)でテスト・モード選択信号TMSを“0”にしてテスト・クロック信号TCKを立ち上げることにより、再びSHIFT-IR状態(S6)へ遷移してシフト動作を行なう。スキャン動作を終了するのであれば、EXIT2-IR状態(S9)でテスト・モード選択信号TMSを“0”にして次の UPDATE-IR状態(S10)へ遷移する。
【0018】
UPDATE-IR 状態(S10)へ遷移すると、シフトレジスタにシフトされた新しい命令がラッチされ、並列に出力される。ラッチが完了すると、命令の実行が始まる。
例えば、バイパスの命令がIRにロードされると、バイパス・レジスタが選択されてテスト・データ入力TDIおよびテスト・データ出力TDOに接続され、シフト動作によってバイパス動作が行なわれる。
【0019】
また、“JIR SET”または“JDR SET”なる命令がIRにロードされると、JIRまたはJDRが選択されてテスト・データ入力TDIおよびテスト・データ出力TDOに接続され、シフト動作によって、JIRまたはJDRに対するデータ・ロード動作やJIRまたはJDRからのデータ・センス動作、つまりスキャン動作が行なわれる。
【0020】
一方、図7に示す状態S3およびS11〜S16は、バウンダリ・スキャン・レジスタ,バイパス・レジスタまたはユーザ・テスト・データ・レジスタ(JIRやJDR)に対するスキャン動作を行なう場合について示している。
これらの状態S3およびS11〜S16によるスキャン動作と、状態S4〜S10として説明したIRに対するスキャン動作とを比較すると、スキャン対象のレジスタがIRからバウンダリ・スキャン・レジスタ,バイパス・レジスタまたはユーザ・テスト・データ・レジスタになった点と、スキャン対象として選択されたレジスタがバウンダリ・スキャン・レジスタ,バイパス・レジスタまたはユーザ・テスト・データ・レジスタのいずれであるかに応じてスキャン動作のシフト回数が変更される点とが異なっている。
【0021】
しかし、おおよその状態遷移の流れは同じであり、状態S3およびS11〜S16はそれぞれ状態S4〜S10に対応しているので、その説明は省略する。
なお、状態S4〜S10の表記中において命令レジスタを意味する“IR”が、状態S3およびS11〜S16の表記中では、データ・レジスタ(バウンダリ・スキャン・レジスタ,バイパス・レジスタまたはユーザ・テスト・データ・レジスタ)を意味する“DR”になっている点が、表記上の相違点である。
【0022】
[B]一般的な入出力マクロセルの構成と動作について
ところで、マクロセルとは、ゲートアレイやスタンダードセルの論理およびレコード設計の基本単位(基本セル)を複数個組み合わせ、配線により論理機能を構成した単位のことをいう。
そして、例えば図8(a),(b)に示すように、前述した入出力マクロセル(以下、I/Oマクロと略記)2A,2Bは、LSI1内において、それぞれ入出力ピン3A,3BとLSI内部回路1aとの間に介設されている。
【0023】
入力側のI/Oマクロ2Aは、図10(a)にて後述するごとく、システム動作時には、I/O−PADに接続された入出力ピン3Aの値を、LSI内部回路1aの入力端子+INに出力する一方、図10(b)にて後述するごとく、LSI単体テスト時には、BS(Boundary Scan)用データを設定されたFF(BS−DT)21を、ラッチ22を経由してLSI内部回路1aの入力端子+INに出力する。
【0024】
また、出力側のI/Oマクロ2Bは、図10(a)にて後述するごとく、システム動作時には、LSI内部回路1aの出力端子+OUTの値を、I/O−PADに接続された入出力ピン3Bに出力する一方、図10(b)にて後述するごとく、LSI単体テスト時には、LSI内部回路1aの出力端子+OUTの値を、FF21を経由してラッチ22に設定する。
【0025】
なお、図8(a),(b)では、入力側のI/Oマクロ2Aと出力側のI/Oマクロ2Bとを機能的に分け簡略化して記載しているが、これらのI/Oマクロ2A,2Bは、実際には、図9に示すような双方向I/Oマクロ2として構成されている場合もある。
図9は、JTAG方式にて使用される標準的な、パスイネーブルFF付き双方向I/Oマクロセルの構成を示すものである。
【0026】
この図9に示すように、双方向I/Oマクロ2は、BS用データのためのFF21と、このFF21後段のラッチ22と、トライステートイネーブル信号−EN用のFF(BS−EN)23と、このFF23後段のラッチ24とを有するほか、モード信号+MODE1により切替駆動されるセレクタ25,26と、モード信号+MODE2により切替駆動されるセレクタ27と、セレクタ26の出力により切替駆動されるセレクタ28と、NANDゲート29と、このNANDゲート29の出力によりオン/オフ制御されるゲート30とを有して構成されている。
【0027】
このような双方向I/Oマクロ2に対する入力としては、スキャンモード信号−SM,トライステートイネーブル信号−EN,モード信号+MODE1,+MODE2,内蔵FF用クロック-CAPTURE-CLK(CLK1),内蔵ラッチ用クロック-UPDATE-CLK (CLK2),内蔵FF用スキャンクロック+ACK,−BCK,内蔵FF用スキャンデータ入力+SI,出力データ+OUT(LSI内部回路1aの出力端子)が挙げられる。また、双方向I/Oマクロ2からの出力としては、トライステートイネーブル用FFを持たないマクロ用のコントロール信号−ENC,+ENC,内蔵FF用スキャンデータ出力+SO,入力データ+IN(LSI内部回路1aの入力端子)が挙げられる。
【0028】
ここで、セレクタ25は、モード信号+MODE1に応じて、出力データ+OUTとラッチ22からの出力とのいずれか一方を選択的に切り替えてゲート30へ出力するものであり、セレクタ26は、モード信号+MODE1に応じて、トライステートイネーブル信号−ENとラッチ24からの出力とのいずれか一方を選択的に切り替えてNANDゲート29へ出力するものである。
【0029】
また、セレクタ27は、モード信号+MODE2に応じて、入出力ピン3からの信号とラッチ22からの出力とのいずれか一方を選択的に切り替えて入力端子+INへ出力するものであり、セレクタ28は、セレクタ26からの出力に応じて、出力データ+OUTと入出力ピン3からの信号とのいずれか一方をFF21のD端子へ出力するものである。
【0030】
さらに、NANDゲート29は、スキャンモード信号−SMとセレクタ26からの出力との否定論理積を出力するものであり、ゲート(トライステートバッファ)30は、そのNANDゲート29からの出力に応じて、セレクタ25からの出力を入出力ピン3へ出力するものである。
上述のごとく構成された双方向I/Oマクロ2におけるシステム動作時の信号線接続状態とLSI単体テスト時の信号線接続状態とを、それぞれ図10(a),(b)に示す。なお、図10(a),(b)においては、実質的に接続状態にある信号線を実線で示し、その他の信号線を点線で示している。
【0031】
システム動作時には+MODE1=+MODE2=0となり、双方向I/Oマクロ2は、図10(a)に示すような接続状態になる。この状態で、−EN=0且つ−SM=1の時には、ゲート(トライステートバッファ)30がドライブ(オン)状態になり、出力データ+OUT(LSI内部回路1aの出力データ)がセレクタ25およびゲート30を経由してそのまま入出力ピン3からI/O−PADに出力される一方、−EN=1且つ−SM=1の時には、ゲート(トライステートバッファ)30が非ドライブ(オフ)状態になり、I/O−PADの値が入出力ピン3およびセレクタ27を経由して入力データ+INとしてLSI内部回路1aに入力される。
【0032】
LSI単体テスト時には+MODE1=1且つ+MODE2=0となり、双方向I/Oマクロ2は、図10(b)に示すような接続状態になる。この状態で、−SM=1で且つトライステート制御ラッチ24に“0”がセットされている時には、ゲート(トライステートバッファ)30がドライブ(オン)状態になり、データラッチ22の値が、セレクタ25およびゲート30を経由して入出力ピン3からI/O−PADに出力されるとともに、その値が、セレクタ27を経由して入力データ+INとしてLSI内部回路1aにも入力される。また、この時、出力データ+OUTの値が、セレクタ28を介してデータFF21にセットされる。一方、−SM=1で且つトライステート制御ラッチ24に“1”がセットされている時には、ゲート(トライステートバッファ)30が非ドライブ(オフ)状態になり、I/Oバッファに付いているプルアップ抵抗(図示せず)によりプルアップされた値〔電気的にH(High)〕がデータFF21にセットされる。
【0033】
なお、図9および図10(a),(b)に示す双方向I/Oマクロ2に与えられる2種類のクロック信号-CAPTURE-CLK(CLK1)および-UPDATE-CLK(CLK2)は、JTAG方式の組込み型試験回路(TAP回路)で示される状態とLSI1のテスト・クロック信号TCKとにより印加される。TAP回路は、前述した通り、テスト・クロック信号+TCK,テスト・モード選択信号+TMSおよびテスト・リセット信号−TRSTの3つ野信号で制御される状態遷移回路であり、IR,I/Oマクロ用クロックCLK1とCLK2の発生,モード設定などを行なうJTAG方式の基本となる回路である。
【0034】
ここで示す例はIEEE仕様に準拠しており、TAP回路は、図7にて前述した16の状態S1〜S16をもち、その中のCAPTURE-DR状態(S11)でクロック信号-CAPTURE-CLK(CLK1)がテスト・クロック信号+TCKから印加され、UPDATE-DR 状態(S16)でクロック信号-UPDATE-CLK(CLK2)がテスト・クロック信号+TCKから印加される。
【0035】
[C]従来のディレイ診断手法について
前述したようなJTAG方式の組込み型試験回路を有するLSI1では、一般に、そのLSI1のテスト時における回路動作確認に際し、例えば図8(a)に示すように、スキャンにより入出力ピン3A,3Bおよび内部FF4A,4Bの値を設定した後、テスト・クロック信号(テスト用クロック)TCKを印加し再びスキャンにより入出力ピン3A,3Bおよび内部FF4A,4Bを調べる手法が採られている。
【0036】
しかし、このような手法では、値の設定のために必ずスキャン動作を必要とするため、断線等の単純な回路故障は判明してもディレイ的な故障を検出することができない。
図8(a)に示すように、一般に、内部FF(DT)4A,4Bには、システム用クロックが供給され、I/Oマクロセル2内部のFF(BS)21およびラッチ(LT)22にはテスト用クロック(TCK)が供給されている。このような場合にディレイ診断を行なうには、図8(b)に示すように、I/Oマクロ2A,2Bおよび内部FF4A,4Bのスキャン後にシステム用クロックを任意の間隔で2回以上入力しその結果をスキャンアウトすることにより内部FF4Aと4Bとの間の回路のディレイ不良を検出する手法(ディレイ診断手法)が知られている。
【0037】
しかし、この手法では、システム用クロックの代わりにテスト用クロックを使用してI/Oマクロ2A(2B)と内部FF4A(4B)との間のディレイ不良を検出しようとした場合、テスト用クロックを印加することによりJTAG方式の組込み型試験回路の内部状態が変化してしまうため、I/Oマクロ・内部FF間のディレイ診断を行なうことは極めて難しい。
【0038】
つまり、前述したJTAG方式の組込み型試験回路および入出力マクロセル2(2A,2B)をそなえたLSI1において、I/Oマクロ2Aから内部FF4Aまでのディレイを測定する場合には、まず、I/Oマクロ2A内のトライステート制御FF23に“0”を設定するとともに、データFF21にデータラッチ22と反対の値をスキャンで設定した後、図11に示すように、TAP回路をUPDATE-DR 状態(図7のS16)にしてから、テスト・クロック信号TCKを印加する。そして、SELECT-DR 状態(図7のS3)でI/Oマクロ2Aから伝わる内部FF4Aのシステム用クロック(CKS)を印加する。
【0039】
このような手順により、現状の試験回路でも、I/Oマクロ4Aから内部FF4Bまでのディレイ(図11中の間隔“Delay"参照)を測定できることがわかる。なお、内部FF4BからI/Oマクロ2Bまでのディレイ診断も同様に行なうことができる。
【0040】
【発明が解決しようとする課題】
しかしながら、上述のようにI/Oマクロ2A(2B)と内部FF4A(4B)との間のディレイ測定を行なうためには、新たにパターン作成プログラムが必要になる。
また、1回のテストではI/Oマクロ2Aから内部FF4Aまでのディレイ診断しか行なえず、LSI内部回路1aのディレイテストを行なうためには、I/Oマクロ2Aから内部FF4Aまでのディレイ診断と、内部FF4A,4B間のディレイ診断と、内部FF4BからI/Oマクロ2Bまでのディレイ診断との3回に分けて行なう必要があり、極めて面倒である。
【0041】
さらに、テスト・クロック信号として-UPDATE-CLK および-CAPTURE-CLKを連続的に印加することができないため、I/OからI/Oパスのディレイ測定は不可能である。
本発明は、このような課題に鑑み創案されたもので、試験対象である集積回路内における任意の部分のディレイ診断を確実かつ容易に行なえるようにした集積回路用テスト回路を提供することを目的とする。
【0042】
【課題を解決するための手段】
図1は第1発明の原理ブロック図で、この図1に示すように、第1発明の集積回路用テスト回路は、JTAG(Joint Test Action Group)方式のもので、試験対象である集積回路10の入出力ピン11毎にバウンダリ・スキャン用のレジスタ12をそなえ、試験時には、テスト用クロックによりレジスタ12を動作させ、このレジスタ12に設定された値を集積回路10の内外部へ見せるように構成されている。そして、この第1発明では、レジスタ12に対して、前記テスト用クロックと集積回路10のシステム動作時に用いられるシステム用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構13がそなえられ、TAP(Test Access Port)回路のテストモードをセレクト−データレジスタ−スキャン(SELCT-DR-SCAN)状態に設定した後、切替機構13を切り替え、同一テストサイクルにおいてレジスタ12に対してシステム用クロックを複数回供給することにより、集積回路10内におけるパスを活性化してディレイ特性を診断するようになっている。
【0043】
図1に示すごとく構成された第1発明の集積回路用テスト回路では、切替機構13により、レジスタ12に対し、集積回路10内部で用いられるシステム用クロックを供給して、レジスタ12を動作させることができる。従って、そのシステム用クロック供給時には、レジスタ12および集積回路10内部のフリップフロップ等の変化値が伝播するようになり、1テストサイクルにおいて上記システム用クロックを複数入力することによりディレイ特性を検出することが可能になる(以上、請求項1)。
【0044】
また、図2は第2発明の原理ブロック図で、この図2に示すように、第2発明の集積回路用テスト回路も、第1発明と同様、試験対象である集積回路10の入出力ピン11毎にバウンダリ・スキャン用のレジスタ12をそなえ、試験時には、テスト用クロックによりレジスタ12を動作させ、このレジスタ12に設定された値を集積回路10の内外部へ見せるように構成されているが、この第2発明では、レジスタ12に対して、前記テスト用クロックと集積回路10に含まれる内蔵RAM14のためのテスト用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構13Aがそなえられている。
【0045】
図2に示すごとく構成された第2発明の集積回路用テスト回路では、切替機構13Aにより、レジスタ12に対し、集積回路10に含まれる内蔵RAM14のためのテスト用クロックを供給して、レジスタ12を動作させることができる。従って、集積回路10内部のフリップフロップ等には、システム動作時に用いられるシステム用クロックが供給されており、1テストサイクルにおいて上記内蔵RAMテスト用のクロックとシステム動作用クロックとを任意のタイミング組合せで入力することにより、特定回路のディレイ特性を検出することが可能になる(以上、請求項2)。
【0046】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
(A)第1実施形態の説明
図3は本発明の第1実施形態としての集積回路用テスト回路の構成を示すブロック図である。なお、図中、既述の符号と同一の符号は同一部分を示しているので、その詳細な説明は省略する。また、本実施形態でも、テスト・クロック信号TCK,テスト・モード信号TMS,テスト・リセット信号TRSTの3種類の信号でLSI1の状態を制御しテストを行なうJTAG方式が採用されているものとする。
【0047】
図3に示すように、第1実施形態においても、I/Oマクロ2A,2Bが、LSI1内において、それぞれ入出力ピン3A,3BとLSI内部回路1aとの間に介設されている。
入力側のI/Oマクロ2Aは、図10(a)にて前述した通り、システム動作時には、I/O−PADに接続された入出力ピン3Aの値を、LSI内部回路1aの入力端子+INに出力する一方、図10(b)にて前述した通り、LSI単体テスト時には、BS(Boundary Scan)用データを設定された、FF(BS−DT)21を、ラッチ22を経由してLSI内部回路1aの入力端子+INに出力する。
【0048】
また、出力側のI/Oマクロ2Bは、図10(a)にて前述した通り、システム動作時には、LSI内部回路1aの出力端子+OUTの値を、I/O−PADに接続された入出力ピン3Bに出力する一方、図10(b)にて前述した通り、LSI単体テスト時には、LSI内部回路1aの出力端子+OUTの値を、FF21を経由してラッチ22に設定する。
【0049】
なお、この図3では、入力側のI/Oマクロ2Aと出力側のI/Oマクロ2Bとを機能的に分け簡略化して記載しているが、これらのI/Oマクロ2A,2Bは、実際には、図9にて前述したような双方向I/Oマクロ2として構成されている。
そして、第1実施形態では、各I/Oマクロ2A,2Bにおいて、セレクタ5および6がそなえられている。
【0050】
セレクタ(切替機構)5は、レジスタとしてのFF21に対して、テスト用クロックTCK(TCK1,-CAPTURE-CLK)とLSI1のシステム動作時にFF4AやFF4Bに供給されるシステム用クロックCKSとのいずれか一方を選択的に切り替えて供給するものであり、セレクタ(切替機構)6は、レジスタとしてのラッチ22に対して、テスト用クロックTCK(TCK2,-UPDATE-CLK)と前記システム用クロックCKSとのいずれか一方を選択的に切り替えて供給するものである。
【0051】
上述のごとく構成された第1実施形態のテスト回路では、特定のテストモードを設定すると、セレクタ5,6が切り替わり、I/Oマクロ2A,2B内のFF21やラッチ22に対してシステム用クロックCKSが供給される。即ち、I/Oマクロ2A,2B内部のFF21やラッチ22とLSI内部回路1aのFF4A,4B等とに同一のシステム用クロックCKSが供給される。そして、このようなクロック供給時にFF21およびFF4A,4Bの変化値が伝播するようI/Oマクロ制御信号を設定することで、I/Oマクロ2AのFF21,ラッチ22と内部FF4Aとの間のパスや、内部FF4BとI/Oマクロ2BのFF21,ラッチ22との間のパスを活性化することができる。
【0052】
従って、入力側のI/Oマクロ2AのFF21に値をスキャンにより設定した後、システム用クロックCKSを1回印加すると、入力側のI/Oマクロ2Aのラッチ22に値が伝播し、同一テストサイクル内の任意のタイミングでシステム用クロックをもう一度印加すれば次段に接続されている内部FF4Aにその値が伝播する。同様の動作をあと2回繰り返せば、出力側のI/Oマクロ2BのFF21にその値が伝播し、結果として入力側のI/Oマクロ2Aから出力側のI/Oマクロ2Bまでのディレイ特性をテスト・診断することができる。
【0053】
図4に、第1実施形態のテスト回路によって入力側のI/Oマクロ2Aと内部FF4Aとの間のディレイ・チェックを行なう場合のタイムチャートを示す。この図4に示すように、TAP回路のSELECT-DR 状態(図7のS3)でシステム用クロックCKSを印加することにより、I/Oマクロ2Aと内部FF4Aとの間,内部FF4A,4B間,内部FF4BとI/Oマクロ2Bとの間を、同一ディレイ(システム用クロックCKSの周期)でチェックしている。
【0054】
このように、本発明の第1実施形態のテスト回路によれば、特定のテストモード時にI/Oマクロ2A,2Bにシステム用クロックCKSを印加可能とし、且つ、I/Oマクロ2A,2Bの制御信号を適切に設定することにより、「入出力マクロ2AのFF21−内部FF4A,4B−入出力マクロ2BのFF21」パスが活性化され、任意の回路のディレイ診断を確実かつ容易に行なえるようになる。
【0055】
(B)第2実施形態の説明
図5は本発明の第2実施形態としての集積回路用テスト回路の構成を示すブロック図であり、なお、図中、既述の符号と同一の符号は同一部分を示しているので、その詳細な説明は省略する。また、本実施形態でも、テスト・クロック信号TCK,テスト・モード信号TMS,テスト・リセット信号TRSTの3種類の信号でLSI1の状態を制御しテストを行なうJTAG方式が採用されているものとする。
【0056】
図5に示すように、第2実施形態のLSI内部回路1aには、内蔵RAM8が含まれている。一般に、内蔵RAM8用のテスト回路は、別系統で定義されており、その内蔵RAM8のためのテスト用クロックCKCが、内蔵RAM8に供給されるようになっている。つまり、LSI内部回路1aには、内蔵RAMテスト用クロックCKCとシステム用クロックCKSとのいずれか一方を選択的に切り替えて内蔵RAM8に供給するためのセレクタ7がそなえられている。
【0057】
また、この内蔵RAM8の出力側と入出力ピン3Cとの間には、I/Oマクロ2Cが介設されている。このI/Oマクロ2Cも、前述した2Bと同様のもので、図10(a)にて前述した通り、システム動作時には、LSI内部回路1aの出力端子+OUTの値を、I/O−PADに接続された入出力ピン3Cに出力する一方、図10(b)にて前述した通り、LSI単体テスト時には、LSI内部回路1aの出力端子+OUTの値を、FF21を経由してラッチ22に設定する。
【0058】
この図5でも、入力側のI/Oマクロ2Aと出力側のI/Oマクロ2B,2Cとを機能的に分け簡略化して記載しているが、これらのI/Oマクロ2A〜2Cも、実際には、図9にて前述したような双方向I/Oマクロ2として構成されている。
そして、第2実施形態では、各I/Oマクロ2A〜2Cにおいて、セレクタ5Aおよび6Aがそなえられている。
【0059】
セレクタ(切替機構)5Aは、レジスタとしてのFF21に対して、テスト用クロックTCK(TCK1,-CAPTURE-CLK)と前記内蔵RAMテスト用クロックCKCとのいずれか一方を選択的に切り替えて供給するものであり、セレクタ(切替機構)6Aは、レジスタとしてのラッチ22に対して、テスト用クロックTCK(TCK2,-UPDATE-CLK)と前記内蔵RAMテスト用クロックCKCとのいずれか一方を選択的に切り替えて供給するものである。なお、図5では、I/Oマクロ2Bにおけるセレクタ5A,6Aの図示は省略されている。
【0060】
上述のごとく構成された第2実施形態のテスト回路では、特定のテストモードを設定すると、セレクタ5A,6Aが切り替わり、I/Oマクロ2A〜2C内のFF21やラッチ22に対して内蔵RAMテスト用クロックCKCが供給される。つまり、I/Oマクロ2A,2C内部のFF21やラッチ22とLSI内部回路1aの内蔵RAM8とに同一の内蔵RAMテスト用クロックCKCが供給される。
【0061】
一般に、外部の装置と接続するために、I/Oマクロ2Aと内部FF4Aとの間のディレイは、内部FF4A,4B間のディレイよりも小さく作られている。前述した第1実施形態においては、全てにシステム用クロックCKSが供給されているため、I/Oマクロ2Aと内部FF4Aとの間のディレイが小さいにもかかわらず内部FF4A,4B間の誤動作を防ぐべく、より大きな間隔でクロックを印加しなくてはならない。
【0062】
この第2実施形態のテスト回路では、特定のテストモード時に各I/Oマクロ2A〜2Cには内蔵RAMテスト用クロックCKCを供給するとともに、内部FF4A,4B等にはシステム用クロックCKSを供給し、内蔵RAMテスト用クロックCKCとシステム用クロックCKSとを任意のタイミングで組み合わせることにより、第1実施形態よりもさらにきめ細かなディレイ・チェックを行なうことが可能になる。
図6に、第2実施形態のテスト回路によって入力側のI/Oマクロ2Aと内部FF4Aとの間のディレイ・チェックを行なう場合のタイムチャートを示す。この図6に示すように、TAP回路のSELECT-DR 状態(図7のS3)で内蔵RAMテスト用クロックCKCおよびシステム用クロックCKSを任意のタイミングで印加することにより、I/Oマクロ2Aと内部FF4Aとの間,内部FF4A,4B間,内部FF4BとI/Oマクロ2Bとの間を、異なるディレイでチェックすることができる。例えば、I/Oマクロ2Aと内部FF4Aとの間は、図6の“Delay1”でチェックを行ない、FF4A,4B間は、図6の“Delay2”でチェックを行なう。
【0063】
このように、本発明の第2実施形態のテスト回路によれば、特定のテストモード時にI/Oマクロ2A〜2Cに内蔵RAMテスト用クロックCKCを印加可能とし、且つ、I/Oマクロ2A,2Bの制御信号を適切に設定することにより、「入出力マクロ2AのFF21−内部FF4A,4B−入出力マクロ2BのFF21」パスが活性化され、任意回路のディレイ診断を確実かつ容易に行なえるようになる。
【0064】
特に、この第2実施形態では、内蔵RAMテスト用クロックCKCおよびシステム用クロックCKSを任意のタイミングで組み合わせることにより、LSI1内の任意回路のディレイ診断を、よりきめ細かく行なえる利点が得られる。
【0065】
【発明の効果】
以上詳述したように、第1発明の集積回路用テスト回路によれば、バウンダリ・スキャン用のレジスタに対し、集積回路内部で用いられるシステム用クロックを供給することにより、1テストサイクルにおいてシステム用クロックを複数入力することでディレイ特性を検出できるので、集積回路内における任意の部分のディレイ診断を確実かつ容易に行なえる効果がある。
【0066】
また、第2発明の集積回路用テスト回路によれば、バウンダリ・スキャン用のレジスタに対し、集積回路に含まれる内蔵RAMテスト用クロックを供給することにより、1テストサイクルにおいて内蔵RAMテスト用クロックとシステム動作用クロックとを任意のタイミングで組み合わせて特定回路のディレイ特性を検出できるので、集積回路内における任意の部分のディレイ診断を、確実かつ容易に、よりきめ細かく行なえる効果がある。
【図面の簡単な説明】
【図1】第1発明の原理ブロック図である。
【図2】第2発明の原理ブロック図である。
【図3】本発明の第1実施形態としての集積回路用テスト回路の構成を示すブロック図である。
【図4】第1実施形態の動作を説明するためのタイムチャートである。
【図5】本発明の第2実施形態としての集積回路用テスト回路の構成を示すブロック図である。
【図6】第2実施形態の動作を説明するためのタイムチャートである。
【図7】一般的なJTAG方式の組込み型試験回路の動作を説明すべくテスト論理の状態遷移を示すフローチャートである。
【図8】(a),(b)は一般的なJTAG方式の組込み型試験回路を有するLSIのパス構成を示すとともにそれぞれ従来のディレイ診断手法を説明するための図である。
【図9】JTAG方式にて使用される標準的な、パスイネーブルFF付き双方向I/Oマクロセルの構成を示す回路図である。
【図10】(a),(b)はそれぞれ図9に示す双方向I/Oマクロセルにおけるシステム動作時の信号線接続状態とLSI単体テスト時の信号線接続状態とを示す回路図である。
【図11】従来のディレイ診断手法を説明するためのタイムチャートである。
【符号の説明】
1 LSI(集積回路)
1a LSI内部回路
2,2A,2B,2C 双方向I/Oマクロセル(I/Oマクロ)
3,3A,3B,3C 入出力ピン
4A,4B フリップフロップ(内部FF)
5,6,5A,6A,7 セレクタ(切替機構)
8 内蔵RAM
10 集積回路
11 入出力ピン
12 レジスタ
13,13A 切替機構
14 内蔵RAM
21 フリップフロップ(データFF,内蔵FF,レジスタ)
22 ラッチ(LT,内蔵ラッチ,データラッチ)
23 フリップフロップ(トライステート制御FF,内蔵FF)
24 ラッチ(LT,内蔵ラッチ,トライステート制御ラッチ,レジスタ)
25〜28 セレクタ
29 NANDゲート
30 ゲート(トライステートバッファ)
Claims (2)
- 試験対象である集積回路の入出力ピン毎にバウンダリ・スキャン用のレジスタをそなえ、試験時には、テスト用クロックにより該レジスタを動作させ、該レジスタに設定された値を該集積回路の内外部へ見せるように構成された、JTAG(Joint Test Action Group)方式の集積回路用テスト回路において、
該レジスタに対して、前記テスト用クロックと該集積回路のシステム動作時に用いられるシステム用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構がそなえられ、
TAP(Test Access Port)回路のテストモードをセレクト−データレジスタ−スキャン(SELCT-DR-SCAN)状態に設定した後、該切替機構を切り替え、同一テストサイクルにおいて該レジスタに対してシステム用クロックを複数回供給することにより、該集積回路内におけるパスを活性化してディレイ特性を診断することを特徴とする、集積回路用テスト回路。 - 試験対象である集積回路の入出力ピン毎にバウンダリ・スキャン用のレジスタをそなえ、試験時には、テスト用クロックにより該レジスタを動作させ、該レジスタに設定された値を該集積回路の内外部へ見せるように構成された集積回路用テスト回路において、
該レジスタに対して、前記テスト用クロックと該集積回路に含まれる内蔵RAMのためのテスト用クロックとのいずれか一方を選択的に切り替えて供給するための切替機構がそなえられたことを特徴とする、集積回路用テスト回路。
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