JP3046116B2 - 離散コサイン変換器 - Google Patents
離散コサイン変換器Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、離散コサイン変換（Ｄ
ＣＴ）に関し、特に２次元の離散コサイン変換の演算を
行なう離散コサイン変換器に関する。
ＣＴ）に関し、特に２次元の離散コサイン変換の演算を
行なう離散コサイン変換器に関する。
【０００２】画像データの圧縮に適した変換方法として
ＤＣＴが知られている。画像データを周波数成分に変換
する順方向のＤＣＴと逆変換を行なって画像データを復
元する逆方向のＤＣＴ（ＩＤＣＴ）があるが、本明細書
では両者をＤＣＴと呼び、一方のみを指す時は順方向
（順）ＤＣＴ、逆方向（逆）ＤＣＴと呼ぶことにする。
ＤＣＴが知られている。画像データを周波数成分に変換
する順方向のＤＣＴと逆変換を行なって画像データを復
元する逆方向のＤＣＴ（ＩＤＣＴ）があるが、本明細書
では両者をＤＣＴと呼び、一方のみを指す時は順方向
（順）ＤＣＴ、逆方向（逆）ＤＣＴと呼ぶことにする。
【０００３】
【従来の技術】近年、データ圧縮方式として直交変換の
１手法であるＤＣＴが広く採用されるようになった。
１手法であるＤＣＴが広く採用されるようになった。
【０００４】図３に、ＤＣＴを用いた画像データ圧縮技
術を示す。図３（Ａ）に示すように、対象とする画面５
０を小さな小区画５１に分割する。小区画５１は、たと
えば８画素×８画素の大きさを有する。すなわち、小区
画５１は６４個の元を含む８行８列の正方行列を構成す
る。画面５０の画像情報は、小区画５１毎に処理され
る。
術を示す。図３（Ａ）に示すように、対象とする画面５
０を小さな小区画５１に分割する。小区画５１は、たと
えば８画素×８画素の大きさを有する。すなわち、小区
画５１は６４個の元を含む８行８列の正方行列を構成す
る。画面５０の画像情報は、小区画５１毎に処理され
る。
【０００５】図３（Ｂ）に示すように、小区画５１の画
像データ５２を順方向ＤＣＴ処理装置５３によって処理
し、ＤＣＴ係数（Ｆ）５４を得る。このＤＣＴ係数５４
は、画像情報を行方向、列方向に周波数解析したものと
なっている。ＤＣＴ係数５４をスレッショルド処理装置
５５によって処理し、一定値以下のデータを切り捨て
る。次に、ノンゼロのデータ長を短縮するために、ノー
マライズ処理装置５６によってデータを一定値で除算
し、短縮したデータ５７を得る。
像データ５２を順方向ＤＣＴ処理装置５３によって処理
し、ＤＣＴ係数（Ｆ）５４を得る。このＤＣＴ係数５４
は、画像情報を行方向、列方向に周波数解析したものと
なっている。ＤＣＴ係数５４をスレッショルド処理装置
５５によって処理し、一定値以下のデータを切り捨て
る。次に、ノンゼロのデータ長を短縮するために、ノー
マライズ処理装置５６によってデータを一定値で除算
し、短縮したデータ５７を得る。
【０００６】このようにして得られた画像データ５７
は、ノンゼロのものとゼロのものが混在するが、周波数
の高い成分はほとんどゼロとなる。ノンゼロデータにつ
いては、ハフマン符号化を行ない、さらにデータを圧縮
する。また、ゼロのデータについては、ランレングス符
号化を行ない、ゼロの塊を１つのデータとして扱い、さ
らにハフマン符号化を行なう。
は、ノンゼロのものとゼロのものが混在するが、周波数
の高い成分はほとんどゼロとなる。ノンゼロデータにつ
いては、ハフマン符号化を行ない、さらにデータを圧縮
する。また、ゼロのデータについては、ランレングス符
号化を行ない、ゼロの塊を１つのデータとして扱い、さ
らにハフマン符号化を行なう。
【０００７】このようにして得られた圧縮データから元
の画像を再生するときは、まずハフマン符号化の復号化
等を行なって画像データ５７を再現した後、ノーマライ
ズ処理の逆処理を行ない、順方向ＤＣＴ処理の逆処理で
ある逆方向ＤＣＴ処理を行なうことによって画像情報を
再現する。
の画像を再生するときは、まずハフマン符号化の復号化
等を行なって画像データ５７を再現した後、ノーマライ
ズ処理の逆処理を行ない、順方向ＤＣＴ処理の逆処理で
ある逆方向ＤＣＴ処理を行なうことによって画像情報を
再現する。
【０００８】図３（Ｃ）は、図３（Ｂ）に示す順方向Ｄ
ＣＴ処理の内容を示す。画像データｆを、転置コサイン
係数行列Ｄt とコサイン係数行列Ｄとで挟み、行列演算
を行なうことによってＤＣＴ係数Ｆを得る。
ＣＴ処理の内容を示す。画像データｆを、転置コサイン
係数行列Ｄt とコサイン係数行列Ｄとで挟み、行列演算
を行なうことによってＤＣＴ係数Ｆを得る。
【０００９】なお、この順方向ＤＣＴ処理をさらに展開
すると、 Ｆ＝Ｄt ｆＤ＝｛（ｆＤ）t Ｄ｝t と表せる。すなわち、画像データｆにコサイン係数行列
Ｄを右側から乗算して行方向の周波数解析を行ない、得
られた行列を転置して行方向と列方向を変換した後、再
びコサイン係数行列Ｄを乗算して列方向の周波数解析を
行ない、転置することによって行方向、列方向を元の状
態に戻し、画像情報を行方向、列方向に周波数解析した
ＤＣＴ係数Ｆを得ることができる。このような演算を行
なうには、行列の乗算を２回繰り返す必要がある。
すると、 Ｆ＝Ｄt ｆＤ＝｛（ｆＤ）t Ｄ｝t と表せる。すなわち、画像データｆにコサイン係数行列
Ｄを右側から乗算して行方向の周波数解析を行ない、得
られた行列を転置して行方向と列方向を変換した後、再
びコサイン係数行列Ｄを乗算して列方向の周波数解析を
行ない、転置することによって行方向、列方向を元の状
態に戻し、画像情報を行方向、列方向に周波数解析した
ＤＣＴ係数Ｆを得ることができる。このような演算を行
なうには、行列の乗算を２回繰り返す必要がある。
【００１０】図４にブロックサイズが８×８の場合の順
ＤＣＴ変換、逆ＤＣＴ変換に用いる変換係数行列を示
す。図４（Ａ）にコサイン係数行列Ｄと転置コサイン係
数行列Ｄt を示す。
ＤＣＴ変換、逆ＤＣＴ変換に用いる変換係数行列を示
す。図４（Ａ）にコサイン係数行列Ｄと転置コサイン係
数行列Ｄt を示す。
【００１１】順ＤＣＴ変換を上述の数式にしたがって行
なう場合は、メモリにコサイン係数行列Ｄを記憶させ、
入力信号とコサイン係数行列Ｄとの乗算（積和演算）を
行なえばよい。
なう場合は、メモリにコサイン係数行列Ｄを記憶させ、
入力信号とコサイン係数行列Ｄとの乗算（積和演算）を
行なえばよい。
【００１２】なお、逆ＤＣＴ変換はＤＣＴ係数Ｆから画
像情報ｆを再現する演算となり、 ｆ＝ＤＦＤt ＝（Ｆt Ｄt ）t Ｄt ＝｛（ＦＤt ）t Ｄt ｝t と表される。
像情報ｆを再現する演算となり、 ｆ＝ＤＦＤt ＝（Ｆt Ｄt ）t Ｄt ＝｛（ＦＤt ）t Ｄt ｝t と表される。
【００１３】したがって、逆ＤＣＴ変換を行なうには、
ＤＣＴ係数Ｆに転置コサイン係数行列Ｄt を右から乗算
し、得られた結果を転置して行と列を交換し、再び転置
コサイン係数行列Ｄt を右から乗算し、得られた結果を
転置して行と列を元の状態に戻せばよい。
ＤＣＴ係数Ｆに転置コサイン係数行列Ｄt を右から乗算
し、得られた結果を転置して行と列を交換し、再び転置
コサイン係数行列Ｄt を右から乗算し、得られた結果を
転置して行と列を元の状態に戻せばよい。
【００１４】画像データｆとコサイン係数行列Ｄが共に
８×８行列の場合、乗算は８×８行列の乗算となる。こ
のような順ＤＣＴまたは逆ＤＣＴ処理を行なうために
は、８個の乗算器を用いることになる。
８×８行列の場合、乗算は８×８行列の乗算となる。こ
のような順ＤＣＴまたは逆ＤＣＴ処理を行なうために
は、８個の乗算器を用いることになる。
【００１５】ところで、コサイン係数行列Ｄを観察する
と、各列において、第１〜４行と第５〜８行とが符号を
別にして対称的な構成になっていることがわかる。すな
わち、コサイン係数行列Ｄのある列の要素をＤ0 〜Ｄ7
とすると、Ｄ0 ＝±Ｄ7 、Ｄ 1 ＝±Ｄ6 、Ｄ2 ＝±
Ｄ5 、Ｄ3 ＝±Ｄ4 の関係がある。また、この符号は列
によって定まっており、奇数列でプラス、偶数列でマイ
ナスとなる。
と、各列において、第１〜４行と第５〜８行とが符号を
別にして対称的な構成になっていることがわかる。すな
わち、コサイン係数行列Ｄのある列の要素をＤ0 〜Ｄ7
とすると、Ｄ0 ＝±Ｄ7 、Ｄ 1 ＝±Ｄ6 、Ｄ2 ＝±
Ｄ5 、Ｄ3 ＝±Ｄ4 の関係がある。また、この符号は列
によって定まっており、奇数列でプラス、偶数列でマイ
ナスとなる。
【００１６】したがって、これら係数の等しい乗算はま
とめることができ、４回の乗算で１回の積和演算を実行
することが可能となる。このような変換行列の対称性を
利用して、高速アルゴリズムを用いたＤＣＴ変換も提案
されている。
とめることができ、４回の乗算で１回の積和演算を実行
することが可能となる。このような変換行列の対称性を
利用して、高速アルゴリズムを用いたＤＣＴ変換も提案
されている。
【００１７】ところで、ＤＣＴ変換における積和演算の
係数は、ブロックサイズで決まり、固定されている。そ
こで、演算結果をＲＯＭに格納し、これをルックアップ
テーブルとして使うことでＤＣＴ演算を行なうことがで
きる。
係数は、ブロックサイズで決まり、固定されている。そ
こで、演算結果をＲＯＭに格納し、これをルックアップ
テーブルとして使うことでＤＣＴ演算を行なうことがで
きる。
【００１８】行列乗算の一手法として、ＤＡ（Ｄｉｓｔ
ｒｉｂｕｔｅｄ Ａｒｉｔｈｍｅｔｉｃ）アルゴリズム
が知られている。Ｙ＝Ａ・Ｘの行列乗算を考える。Ｘは
ｍビットとする。１列分の行列演算は次のように表され
る。
ｒｉｂｕｔｅｄ Ａｒｉｔｈｍｅｔｉｃ）アルゴリズム
が知られている。Ｙ＝Ａ・Ｘの行列乗算を考える。Ｘは
ｍビットとする。１列分の行列演算は次のように表され
る。
【００１９】
【数１】
【００２０】ここで、Ｘ＝−ｘ(m-1) ・２m-1 ＋ΣM ｘ
(M) ・２M である。そこで、（ｉ）式は、 Ｙi ＝Σj ＡijＸj ＝Σj （−Ａijｘj (m-1) ・２(m-1) ＋ΣM Ａijｘj (M) ・２M ） …（ii） となる。ただし、ｘ(M) はＸのＭビット目を表し、その
値は“０”または“１”である。
(M) ・２M である。そこで、（ｉ）式は、 Ｙi ＝Σj ＡijＸj ＝Σj （−Ａijｘj (m-1) ・２(m-1) ＋ΣM Ａijｘj (M) ・２M ） …（ii） となる。ただし、ｘ(M) はＸのＭビット目を表し、その
値は“０”または“１”である。
【００２１】（ii）式はさらに、 Ｙi ＝−（Σj Ａijｘj (m-1) ）・２m-1 ＋ΣM （Σj Ａijｘj (M) ） ・２M と表される。右辺第１項はサインビットを示し、第２項
がＸの各ビットに対する乗算を示す。ここで、ｘj (M)
は、“０”か“１”であり、Ａがｎ行ｎ列の行列であれ
ば、Ａijのｊ＝０〜（ｎ−１）の加算となる。
がＸの各ビットに対する乗算を示す。ここで、ｘj (M)
は、“０”か“１”であり、Ａがｎ行ｎ列の行列であれ
ば、Ａijのｊ＝０〜（ｎ−１）の加算となる。
【００２２】そこで、（ ）内をｘj によるルックアッ
プテーブルで構成すると、ビット位置によるシフトと加
減算によって行列乗算のＹi を計算することができる。
ＤＣＴ演算をハードウエア構成する場合、乗算器を用い
高速化しようとすると、ハードウエアが大きくなるた
め、乗算器はなるべく用いたくない。ＤＡアルゴリズム
は乗算器を用いずに乗算を行なう手法として適切であ
る。
プテーブルで構成すると、ビット位置によるシフトと加
減算によって行列乗算のＹi を計算することができる。
ＤＣＴ演算をハードウエア構成する場合、乗算器を用い
高速化しようとすると、ハードウエアが大きくなるた
め、乗算器はなるべく用いたくない。ＤＡアルゴリズム
は乗算器を用いずに乗算を行なう手法として適切であ
る。
【００２３】図５は、このようなＤＡアルゴリズムを用
いた２次元ＤＣＴ演算回路の例を示す。図５（Ａ）はＤ
ＣＴ演算回路の全体構成を概略的に示し、図５（Ｂ）は
その１次元処理ユニットの構成を示し、図５（Ｃ）は１
次元処理ユニット内のＤＡ積和演算ブロックの構成を示
す。
いた２次元ＤＣＴ演算回路の例を示す。図５（Ａ）はＤ
ＣＴ演算回路の全体構成を概略的に示し、図５（Ｂ）は
その１次元処理ユニットの構成を示し、図５（Ｃ）は１
次元処理ユニット内のＤＡ積和演算ブロックの構成を示
す。
【００２４】図５（Ａ）において、入力データが１次元
ＤＣＴ処理ユニット６１に入力し、ルックアップテーブ
ルを用いてＤＣＴ変換がされ、出力がシフト／ラウンド
回路６２に供給される。シフト／ラウンド回路６２はＤ
ＣＴ処理によってビット数の増加した信号を再び所望ビ
ット数に揃え、丸め処理を行なう。
ＤＣＴ処理ユニット６１に入力し、ルックアップテーブ
ルを用いてＤＣＴ変換がされ、出力がシフト／ラウンド
回路６２に供給される。シフト／ラウンド回路６２はＤ
ＣＴ処理によってビット数の増加した信号を再び所望ビ
ット数に揃え、丸め処理を行なう。
【００２５】シフト／ラウンド回路６２の出力は、転置
用ＲＡＭ６３に供給され、行と列が交換される。転置さ
れた信号は、別の１次元ＤＣＴ処理ユニット６４に供給
され、他の方向の周波数解析がなされ、信号がシフト／
ラウンド回路６５に供給される。シフト／ラウンド回路
６５は再びビット数を揃え、丸め処理を行なって出力デ
ータを形成する。
用ＲＡＭ６３に供給され、行と列が交換される。転置さ
れた信号は、別の１次元ＤＣＴ処理ユニット６４に供給
され、他の方向の周波数解析がなされ、信号がシフト／
ラウンド回路６５に供給される。シフト／ラウンド回路
６５は再びビット数を揃え、丸め処理を行なって出力デ
ータを形成する。
【００２６】図５（Ｂ）は、図５（Ａ）に示す１次元Ｄ
ＣＴ処理ユニット６１、６４の各々の構成を概略的に示
す。すなわち、１次元ＤＣＴ処理ユニットにおいては、
入力データが前処理回路６６に供給され、適当な入力信
号の組み合わせが形成される。このようにして変換され
た入力信号は２組に分けて構成されたＤＡ積和演算ブロ
ック６７、６８に入力される。
ＣＴ処理ユニット６１、６４の各々の構成を概略的に示
す。すなわち、１次元ＤＣＴ処理ユニットにおいては、
入力データが前処理回路６６に供給され、適当な入力信
号の組み合わせが形成される。このようにして変換され
た入力信号は２組に分けて構成されたＤＡ積和演算ブロ
ック６７、６８に入力される。
【００２７】たとえば、画像信号が８×８ブロックの場
合、入力データとして８個の入力信号が供給され、前処
理回路６６が供給する４組の信号がＤＡ積和演算ブロッ
ク６７に供給され、他の４組がＤＡ積和演算ブロック６
８に供給される。
合、入力データとして８個の入力信号が供給され、前処
理回路６６が供給する４組の信号がＤＡ積和演算ブロッ
ク６７に供給され、他の４組がＤＡ積和演算ブロック６
８に供給される。
【００２８】このように、ＤＡ積和演算ブロックを２つ
に分割することは、ルックアップテーブルの大きさを大
きくしすぎないためと、ＤＣＴ変換行列の対称性を利用
するのに好ましい。ＤＡ積和演算ブロック６７、６８の
出力信号は、後処理回路６９に供給され、ビット数の整
理や丸め処理が行なわれる。このようにして、後処理回
路６９から出力データが発生する。
に分割することは、ルックアップテーブルの大きさを大
きくしすぎないためと、ＤＣＴ変換行列の対称性を利用
するのに好ましい。ＤＡ積和演算ブロック６７、６８の
出力信号は、後処理回路６９に供給され、ビット数の整
理や丸め処理が行なわれる。このようにして、後処理回
路６９から出力データが発生する。
【００２９】図６は、このようなルックアップテーブル
を用いたＤＣＴ演算処理回路の基本構成を示す。ｎ個の
入力信号がＤＣＴ変換のルックアップテーブルを格納す
る係数ＲＯＭ８１にアドレスとして供給され、ルックア
ップテーブルによって積和演算が行なわれる。ルックア
ップテーブル８１の出力信号は、入力ｘj がサインビッ
トの場合、信号Ｔｓによって符号反転した後、アダー８
３を介して出力信号Ｙ i を形成する。
を用いたＤＣＴ演算処理回路の基本構成を示す。ｎ個の
入力信号がＤＣＴ変換のルックアップテーブルを格納す
る係数ＲＯＭ８１にアドレスとして供給され、ルックア
ップテーブルによって積和演算が行なわれる。ルックア
ップテーブル８１の出力信号は、入力ｘj がサインビッ
トの場合、信号Ｔｓによって符号反転した後、アダー８
３を介して出力信号Ｙ i を形成する。
【００３０】なお、この出力信号Ｙi は、係数回路８４
によって１／２倍され、アダー８３に帰還される。次
に、１ビット上の入力信号がルックアップテーブル８１
に供給され、同様の演算が行なわれて出力信号がアダー
８３に供給される。この出力信号に対し、係数回路８４
を介して桁合わせされた前回の演算結果が加算され、新
たな出力信号Ｙi が形成される。この際、ビット位置を
揃えるために係数回路８４が用いられている。
によって１／２倍され、アダー８３に帰還される。次
に、１ビット上の入力信号がルックアップテーブル８１
に供給され、同様の演算が行なわれて出力信号がアダー
８３に供給される。この出力信号に対し、係数回路８４
を介して桁合わせされた前回の演算結果が加算され、新
たな出力信号Ｙi が形成される。この際、ビット位置を
揃えるために係数回路８４が用いられている。
【００３１】各入力信号が１５ビットとすると、演算は
通常１５サイクルが必要である。しかし、８×８ブロッ
クをリアルタイムに処理するには、パイプラインを用い
ても８サイクルの間に計算を終えなければならない。そ
こで、入力信号を２ビットづつ取り出し、ルックアップ
テーブルを２倍にすることによって８サイクルで演算処
理を終了させることが可能となる。
通常１５サイクルが必要である。しかし、８×８ブロッ
クをリアルタイムに処理するには、パイプラインを用い
ても８サイクルの間に計算を終えなければならない。そ
こで、入力信号を２ビットづつ取り出し、ルックアップ
テーブルを２倍にすることによって８サイクルで演算処
理を終了させることが可能となる。
【００３２】ところで、図４（Ａ）の変換行列から明ら
かなように、コサイン係数行列Ｄは、各列の１〜４行と
５〜８行が対称的な構成を有する。このため、変換行列
の１〜４行と５〜８行に対しては同一のルックアップテ
ーブルを用いることができる。したがって、入力する８
個の信号を４個づつの組に分け、それぞれに対しルック
アップテーブルを用いることが有効となる。
かなように、コサイン係数行列Ｄは、各列の１〜４行と
５〜８行が対称的な構成を有する。このため、変換行列
の１〜４行と５〜８行に対しては同一のルックアップテ
ーブルを用いることができる。したがって、入力する８
個の信号を４個づつの組に分け、それぞれに対しルック
アップテーブルを用いることが有効となる。
【００３３】図７は、このように８×８構成のＤＣＴ変
換において入力信号を４個づつの組に分け、各信号を２
ビットづつ供給するＤＣＴ演算回路の構成を示す。係数
ＲＯＭ８１ａと、係数ＲＯＭ８１ｂとは同一構成のルッ
クアップテーブルを有し、４個の入力信号の上位ビット
の組と、下位ビットの組とを入力する。下位ビットを入
力するルックアップテーブル８１ｂの出力信号は、係数
回路８６によって１／２倍され、上位ビット用ルックア
ップテーブル８１ａの出力信号とアダー８２において加
算される。
換において入力信号を４個づつの組に分け、各信号を２
ビットづつ供給するＤＣＴ演算回路の構成を示す。係数
ＲＯＭ８１ａと、係数ＲＯＭ８１ｂとは同一構成のルッ
クアップテーブルを有し、４個の入力信号の上位ビット
の組と、下位ビットの組とを入力する。下位ビットを入
力するルックアップテーブル８１ｂの出力信号は、係数
回路８６によって１／２倍され、上位ビット用ルックア
ップテーブル８１ａの出力信号とアダー８２において加
算される。
【００３４】また、入力がサインビットの場合、信号Ｔ
ｓによって符号反転され、加算され、アダー８３を介し
て出力信号Ｙi を形成する。また、この出力信号Ｙ
i は、係数回路８７を介してアダー８３に帰還される。
係数回路８７は出力信号Ｙi を１／４倍してアダー８３
に帰還する。これは、演算が２ビットづつ行なわれるた
め引き続く演算において同一の数値が４倍の大きさにな
るのを調整するものである。
ｓによって符号反転され、加算され、アダー８３を介し
て出力信号Ｙi を形成する。また、この出力信号Ｙ
i は、係数回路８７を介してアダー８３に帰還される。
係数回路８７は出力信号Ｙi を１／４倍してアダー８３
に帰還する。これは、演算が２ビットづつ行なわれるた
め引き続く演算において同一の数値が４倍の大きさにな
るのを調整するものである。
【００３５】図５（Ｃ）は、図５（Ｂ）の１次元ＤＣＴ
処理ユニットにおいて用いられるＤＡ積和演算ブロック
の構成を示す。各ＤＡ積和演算ブロックは、４組の入力
信号を２ビットづつ入力する。
処理ユニットにおいて用いられるＤＡ積和演算ブロック
の構成を示す。各ＤＡ積和演算ブロックは、４組の入力
信号を２ビットづつ入力する。
【００３６】これら２ビットづつの４組の入力信号は、
上位ビットと下位ビットに分割され、下位ビットは下位
ビット用ルックアップテーブル７１ａまたは７２ａに供
給され、上位ビットは上位ビット用ルックアップテーブ
ル７１ｂまたは７２ｂに供給される。
上位ビットと下位ビットに分割され、下位ビットは下位
ビット用ルックアップテーブル７１ａまたは７２ａに供
給され、上位ビットは上位ビット用ルックアップテーブ
ル７１ｂまたは７２ｂに供給される。
【００３７】すなわち、下位ビット用ルックアップテー
ブル７１ａ，７２ａと上位ビット用ルックアップテーブ
ル７１ｂ，７２ｂは、ビット位置は異なるが、同一の組
み合わせの入力信号を受け、同一の変換を行なう。
ブル７１ａ，７２ａと上位ビット用ルックアップテーブ
ル７１ｂ，７２ｂは、ビット位置は異なるが、同一の組
み合わせの入力信号を受け、同一の変換を行なう。
【００３８】下位ビット用ルックアップテーブル７１
ａ、７２ａの出力信号は、係数回路７３に供給され、１
／２倍されてアダー７４に供給される。上位ビット用ル
ックアップテーブル７１ｂ、７２ｂの出力信号は、直接
アダー７４に供給される。
ａ、７２ａの出力信号は、係数回路７３に供給され、１
／２倍されてアダー７４に供給される。上位ビット用ル
ックアップテーブル７１ｂ、７２ｂの出力信号は、直接
アダー７４に供給される。
【００３９】係数回路７３によって上位ビットと下位ビ
ットの桁数が揃えられ、アダー７４においてそれらの加
算が行なわれる。アダー７４の出力信号は、アキュミュ
レータ７５に供給され、累積和が形成される。アキュミ
ュレータ７５は、アダー７４、レジスタ７８、シフタ７
９を含み、前回の出力信号がシフタ７９によってビット
シフトされ、アダー７７に帰還される。
ットの桁数が揃えられ、アダー７４においてそれらの加
算が行なわれる。アダー７４の出力信号は、アキュミュ
レータ７５に供給され、累積和が形成される。アキュミ
ュレータ７５は、アダー７４、レジスタ７８、シフタ７
９を含み、前回の出力信号がシフタ７９によってビット
シフトされ、アダー７７に帰還される。
【００４０】このようにして、アダー７７は前回の出力
信号と今回の出力信号を加算し、レジスタ７８に記憶さ
せる。たとえば、下位ビットから順に計算する場合は、
シフタ７９は出力を１／４倍して次回の計算との桁揃え
を行なう。上位ビットから計算が行なわれる場合は、シ
フタ７９は出力信号を４倍し、次回の計算との桁合わせ
を行なう。
信号と今回の出力信号を加算し、レジスタ７８に記憶さ
せる。たとえば、下位ビットから順に計算する場合は、
シフタ７９は出力を１／４倍して次回の計算との桁揃え
を行なう。上位ビットから計算が行なわれる場合は、シ
フタ７９は出力信号を４倍し、次回の計算との桁合わせ
を行なう。
【００４１】このようにして、図５（Ｃ）のＤＡ積和演
算ブロックを用いてＤＣＴ演算が行なわれる。なお、逆
ＤＣＴ演算の場合は、変換行列が図４（Ａ）に示す転置
行列Ｄt となる。Ｄt は、変換行列Ｄのような対称性を
有さないが、奇数行と偶数行を分けて考えると、第１列
と第８列、第２列と第７列、第３列と第６列、第４列と
第５列がそれぞれ対称的な構成を有する。
算ブロックを用いてＤＣＴ演算が行なわれる。なお、逆
ＤＣＴ演算の場合は、変換行列が図４（Ａ）に示す転置
行列Ｄt となる。Ｄt は、変換行列Ｄのような対称性を
有さないが、奇数行と偶数行を分けて考えると、第１列
と第８列、第２列と第７列、第３列と第６列、第４列と
第５列がそれぞれ対称的な構成を有する。
【００４２】したがって、逆ＤＣＴ演算の場合は、変換
行列を奇数行と偶数行に分離することにより、順ＤＣＴ
変換と同様のルックアップテーブルの縮小が行なえる。
表１に、図５（Ｄ）の構成を用いる場合のルックアップ
テーブルの内容を示す。
行列を奇数行と偶数行に分離することにより、順ＤＣＴ
変換と同様のルックアップテーブルの縮小が行なえる。
表１に、図５（Ｄ）の構成を用いる場合のルックアップ
テーブルの内容を示す。
【００４３】
【表１】
【００４４】
【表２】
【００４５】
【表３】
【００４６】
【表４】
【００４７】
【表５】
【００４８】
【表６】
【００４９】
【表７】
【００５０】
【表８】
【００５１】表１〜表８の順ＤＣＴ用ルックアップテー
ブルは、変換行列の第１列から第８列までに対応するも
のであり、入力信号ｘ１〜ｘ４は、変換行列の第１行〜
第４行に対応する。
ブルは、変換行列の第１列から第８列までに対応するも
のであり、入力信号ｘ１〜ｘ４は、変換行列の第１行〜
第４行に対応する。
【００５２】逆ＤＣＴ用ルックアップテーブルは、表１
のNo. ０と表２のNo. １が第１列および第８列に対応
し、No. ０が奇数行に対応し、No. １が偶数行に対応す
る。同様に、逆ＤＣＴ用ルックアップテーブルは、表３
のNo. ２と表４のNo. ３が第２行と第７行に対応し、表
５のNo. ４と表６のNo. ５が第３列と第６列に対応し、
表７のNo. ６と表８のNo. ７が第４列と第５列に対応す
る。
のNo. ０と表２のNo. １が第１列および第８列に対応
し、No. ０が奇数行に対応し、No. １が偶数行に対応す
る。同様に、逆ＤＣＴ用ルックアップテーブルは、表３
のNo. ２と表４のNo. ３が第２行と第７行に対応し、表
５のNo. ４と表６のNo. ５が第３列と第６列に対応し、
表７のNo. ６と表８のNo. ７が第４列と第５列に対応す
る。
【００５３】表１〜表８に示すルックアップテーブルの
数値を見ると、No.１、No. ３、No. ５、No. ７につい
ては、順ＤＣＴ用ルックアップテーブルと逆ＤＣＴ用ル
ックアップテーブの数値が同一である。したがって、こ
れらについてはルックアップテーブルを共用することが
できる。
数値を見ると、No.１、No. ３、No. ５、No. ７につい
ては、順ＤＣＴ用ルックアップテーブルと逆ＤＣＴ用ル
ックアップテーブの数値が同一である。したがって、こ
れらについてはルックアップテーブルを共用することが
できる。
【００５４】基本的には図５（Ｂ）の８個のＤＡ積和演
算ブロックの各々について、図５（Ｃ）に示すように４
つのルックアップテーブが必要であり、４×８＝３２個
のルックアップテーブルを用いて１次元ＤＣＴ変換がな
される。２次元ＤＣＴ変換を行なうためには、３２×２
＝６４個のルックアップテーブルが必要となる。
算ブロックの各々について、図５（Ｃ）に示すように４
つのルックアップテーブが必要であり、４×８＝３２個
のルックアップテーブルを用いて１次元ＤＣＴ変換がな
される。２次元ＤＣＴ変換を行なうためには、３２×２
＝６４個のルックアップテーブルが必要となる。
【００５５】しかしながら、表１〜表８に示すように、
順ＤＣＴ演算と逆ＤＣＴ演算についてルックアップテー
ブルを共用できる部分があり、これらを共用させると必
要なルックアップテーブルの数は４８個となる。
順ＤＣＴ演算と逆ＤＣＴ演算についてルックアップテー
ブルを共用できる部分があり、これらを共用させると必
要なルックアップテーブルの数は４８個となる。
【００５６】また、表１に示すルックアップテーブルは
さらに高い対称性を有し、これらを利用することによっ
て構成をさらに簡単化することが可能である。図８は、
ルックアップテーブルの対称性を用いてＤＣＴ変換回路
の構成をさらに簡単化した例を示す。図８（Ａ）に示す
ように、たとえば順ＤＣＴ用ルックアップテーブルNo.
０は、内容の数値から均等に８１９２を減算すると、表
の上半分と下半分が対称的な構成となっている。
さらに高い対称性を有し、これらを利用することによっ
て構成をさらに簡単化することが可能である。図８は、
ルックアップテーブルの対称性を用いてＤＣＴ変換回路
の構成をさらに簡単化した例を示す。図８（Ａ）に示す
ように、たとえば順ＤＣＴ用ルックアップテーブルNo.
０は、内容の数値から均等に８１９２を減算すると、表
の上半分と下半分が対称的な構成となっている。
【００５７】つまり、ビットｘ４で他のビットを排他的
にＯＲし、さらに符号を反転させればルックアップテー
ブルの内容を半分にすることができる。図８（Ｂ）はこ
のような対称性を用いたＤＡ積和演算ブロックの構成を
示す。ルックアップテーブル８８ａ、８８ｂは、図７に
示すルックアップテーブル８１ａ、８１ｂの半分の内容
を有し、排他的ＯＲ回路が形成する３種類の入力信号を
入力する。
にＯＲし、さらに符号を反転させればルックアップテー
ブルの内容を半分にすることができる。図８（Ｂ）はこ
のような対称性を用いたＤＡ積和演算ブロックの構成を
示す。ルックアップテーブル８８ａ、８８ｂは、図７に
示すルックアップテーブル８１ａ、８１ｂの半分の内容
を有し、排他的ＯＲ回路が形成する３種類の入力信号を
入力する。
【００５８】信号ｘ４は、さらに排他的ＯＲ回路を介し
て符号反転器に供給される。その他の構成は図７と同様
である。以上説明したように、ＤＣＴ演算処理装置の構
成を簡単化しようとすると、コサイン係数行列、または
転置コサイン係数行列の対称性を利用して演算を簡単化
することが必要になる。
て符号反転器に供給される。その他の構成は図７と同様
である。以上説明したように、ＤＣＴ演算処理装置の構
成を簡単化しようとすると、コサイン係数行列、または
転置コサイン係数行列の対称性を利用して演算を簡単化
することが必要になる。
【００５９】このため、同一の変換係数を使う入力信号
をグループ化することが必要になる。複数の入力信号か
ら複数の所望の組み合わせの入力信号群を形成するため
に、加減算回路の組み合わせであるバタフライ回路が用
いられる。
をグループ化することが必要になる。複数の入力信号か
ら複数の所望の組み合わせの入力信号群を形成するため
に、加減算回路の組み合わせであるバタフライ回路が用
いられる。
【００６０】図２に、ＤＣＴ演算の演算結果をＲＯＭ内
のテーブルとした２次元ＤＣＴ演算処理装置の構成例を
示す。入力信号は、シフトレジスタ１２１に入力し、バ
タフライ回路１２２と切換部１２３に並列に供給され
る。バタフライ回路１２２は複数の入力信号から所望の
入力信号の組み合わせを形成し、出力を切換部１２３に
供給する。
のテーブルとした２次元ＤＣＴ演算処理装置の構成例を
示す。入力信号は、シフトレジスタ１２１に入力し、バ
タフライ回路１２２と切換部１２３に並列に供給され
る。バタフライ回路１２２は複数の入力信号から所望の
入力信号の組み合わせを形成し、出力を切換部１２３に
供給する。
【００６１】切換部１２３は、ＤＣＴ演算処理装置が順
ＤＣＴ演算を行なうのか、逆ＤＣＴ演算を行なうのかの
順／逆切換信号によっていずれの入力信号を選択するか
を決定する。切換部１２３によって選択された入力信号
は、演算ＲＯＭ部１２４に供給され、行列演算される。
ＤＣＴ演算を行なうのか、逆ＤＣＴ演算を行なうのかの
順／逆切換信号によっていずれの入力信号を選択するか
を決定する。切換部１２３によって選択された入力信号
は、演算ＲＯＭ部１２４に供給され、行列演算される。
【００６２】演算ＲＯＭ部１２４の出力信号は、切換部
１２６およびバタフライ回路１２５に並列に供給され
る。バタフライ回路１２５は、複数の入力信号から所望
の複数組の入力信号の組み合わせを作成し、その出力信
号を切換部１２６に供給する。
１２６およびバタフライ回路１２５に並列に供給され
る。バタフライ回路１２５は、複数の入力信号から所望
の複数組の入力信号の組み合わせを作成し、その出力信
号を切換部１２６に供給する。
【００６３】切換部１２６は順ＤＣＴ演算を行なうの
か、逆ＤＣＴ演算を行なうのかの順／逆切換信号にした
がっていずれの入力信号を選択するかを決定する。切換
部１２６によって選択された信号は、アキュムレータ１
２７に供給され、順次供給される各ビット分の演算結果
を加算する。
か、逆ＤＣＴ演算を行なうのかの順／逆切換信号にした
がっていずれの入力信号を選択するかを決定する。切換
部１２６によって選択された信号は、アキュムレータ１
２７に供給され、順次供給される各ビット分の演算結果
を加算する。
【００６４】アキュムレータ１２７の出力信号は、シフ
トレジスタ１２８を介して転置回路１３０に供給され、
行と列とを転置する。転置回路１３０で転置された信号
は、上述の構成と同様の構成を有する他の１次元ＤＣＴ
演算処理ユニットニ供給される。
トレジスタ１２８を介して転置回路１３０に供給され、
行と列とを転置する。転置回路１３０で転置された信号
は、上述の構成と同様の構成を有する他の１次元ＤＣＴ
演算処理ユニットニ供給される。
【００６５】すなわち、他のＤＣＴ演算処理ユニット
は、シフトレジスタ１３１、バタフライ回路１３２、切
換部１３３、演算ＲＯＭ１３４、バタフライ回路１３
５、切換部１３６、アキュムレータ１３７、シフトレジ
スタ１３８を含み、対応する各構成要素１２１〜１２８
と同様の演算を行なって演算結果を出力信号として供給
する。
は、シフトレジスタ１３１、バタフライ回路１３２、切
換部１３３、演算ＲＯＭ１３４、バタフライ回路１３
５、切換部１３６、アキュムレータ１３７、シフトレジ
スタ１３８を含み、対応する各構成要素１２１〜１２８
と同様の演算を行なって演算結果を出力信号として供給
する。
【００６６】
【発明が解決しようとする課題】以上説明したように、
ＤＣＴ演算を行なうためのコサイン係数行列、または転
置コサイン係数行列の対称性を利用する場合、２次元Ｄ
ＣＴ演算を行なうためには４つのバタフライ回路が必要
となる。
ＤＣＴ演算を行なうためのコサイン係数行列、または転
置コサイン係数行列の対称性を利用する場合、２次元Ｄ
ＣＴ演算を行なうためには４つのバタフライ回路が必要
となる。
【００６７】本発明の目的は、構成が簡単な離散コサイ
ン変換器を提供することである。
ン変換器を提供することである。
【００６８】
【課題を解決するための手段】本発明の離散コサイン変
換器は、第１の１次元離散コサイン変換回路と、転置回
路と、第２の１次元離散コサイン変換回路とを有する２
次元離散コサイン変換器であって、前記第１および第２
の１次元次離散コサイン変換回路はそれぞれ１次元離散
コサイン処理回路と、その入力側および出力側に接続さ
れた前処理回路と後処理回路とを有し、前記第１の１次
元離散コサイン処理回路の前処理回路と前記第２の１次
元離散コサイン処理回路の後処理回路とは共通の第１の
バタフライ回路を含み、前記第１の１次元離散コサイン
処理回路の後処理回路と前記第２の１次元離散コサイン
処理回路の舞う処理回路とは共通の第２のバタフライ回
路を含むことを特徴とする。
換器は、第１の１次元離散コサイン変換回路と、転置回
路と、第２の１次元離散コサイン変換回路とを有する２
次元離散コサイン変換器であって、前記第１および第２
の１次元次離散コサイン変換回路はそれぞれ１次元離散
コサイン処理回路と、その入力側および出力側に接続さ
れた前処理回路と後処理回路とを有し、前記第１の１次
元離散コサイン処理回路の前処理回路と前記第２の１次
元離散コサイン処理回路の後処理回路とは共通の第１の
バタフライ回路を含み、前記第１の１次元離散コサイン
処理回路の後処理回路と前記第２の１次元離散コサイン
処理回路の舞う処理回路とは共通の第２のバタフライ回
路を含むことを特徴とする。
【００６９】
【作用】順ＤＣＴ演算を行なう場合は、ＤＣＴ演算回路
に入力する入力信号は、バタフライ回路によって所望の
組み合わせを形成しなければならないが、ＤＣＴ演算回
路の出力信号はバタフライ回路を通す必要はなく、直接
供給すればよい。逆に、逆ＤＣＴ演算を行なうときは、
ＤＣＴ演算回路の入力信号はバタフライ回路を通す必要
はなく、出力信号をバタフライ回路に供給する必要があ
る。
に入力する入力信号は、バタフライ回路によって所望の
組み合わせを形成しなければならないが、ＤＣＴ演算回
路の出力信号はバタフライ回路を通す必要はなく、直接
供給すればよい。逆に、逆ＤＣＴ演算を行なうときは、
ＤＣＴ演算回路の入力信号はバタフライ回路を通す必要
はなく、出力信号をバタフライ回路に供給する必要があ
る。
【００７０】２次元ＤＣＴ演算を行なう場合、４つのバ
タフライ回路のうち２つは使用されるが、残りの２つは
使用されない。したがって、２次元ＤＣＴ演算を行なう
場合、２つの１次元ＤＣＴ演算回路と２つのバタフライ
回路が使用できればよい。
タフライ回路のうち２つは使用されるが、残りの２つは
使用されない。したがって、２次元ＤＣＴ演算を行なう
場合、２つの１次元ＤＣＴ演算回路と２つのバタフライ
回路が使用できればよい。
【００７１】このようにして、２次元離散コサイン変換
を行なう場合、バタフライ回路を共用することにより、
バタフライ回路を２つ省略することができる。
を行なう場合、バタフライ回路を共用することにより、
バタフライ回路を２つ省略することができる。
【００７２】
【実施例】図１に本発明の実施例による２次元ＤＣＴ演
算処理装置の構成を示す。複数の入力信号は、入力バッ
ファ１０１に供給され、入力バッファ１０１からセレク
タ１０２に送られる。
算処理装置の構成を示す。複数の入力信号は、入力バッ
ファ１０１に供給され、入力バッファ１０１からセレク
タ１０２に送られる。
【００７３】セレクタ１０２は、入力信号を直接１次元
ＤＣＴ演算回路１０５に供給するか、バタフライ回路１
０３に供給するかを選択する。バタフライ回路１０３の
出力信号は、１次元ＤＣＴ回路１０５に供給される。す
なわち、セレクタ１０２によって入力信号は１次元ＤＣ
Ｔ演算回路１０５に直接入力することも、バタフライ回
路１０３を介して入力することもできる。
ＤＣＴ演算回路１０５に供給するか、バタフライ回路１
０３に供給するかを選択する。バタフライ回路１０３の
出力信号は、１次元ＤＣＴ回路１０５に供給される。す
なわち、セレクタ１０２によって入力信号は１次元ＤＣ
Ｔ演算回路１０５に直接入力することも、バタフライ回
路１０３を介して入力することもできる。
【００７４】１次元ＤＣＴ演算回路１０５の出力信号
は、セレクタ１０６に供給される。セレクタ１０６は、
入力信号を直接出力バッファ１０８に供給するか、バタ
フライ回路１０７に供給するかを選択する。バッファ回
路１０７の出力信号は出力バッファ１０８に供給され
る。
は、セレクタ１０６に供給される。セレクタ１０６は、
入力信号を直接出力バッファ１０８に供給するか、バタ
フライ回路１０７に供給するかを選択する。バッファ回
路１０７の出力信号は出力バッファ１０８に供給され
る。
【００７５】出力バッファ１０８は、転置回路１１０に
１次元ＤＣＴ演算処理された信号を供給する。転置回路
１１０は、入力信号を転置し、行列の行と列とを変換す
る。行と列とを変換された行列信号は、転置回路１１０
から入力バッファ１１１を介してセレクタ１１２に供給
される。
１次元ＤＣＴ演算処理された信号を供給する。転置回路
１１０は、入力信号を転置し、行列の行と列とを変換す
る。行と列とを変換された行列信号は、転置回路１１０
から入力バッファ１１１を介してセレクタ１１２に供給
される。
【００７６】セレクタ１１２は、入力信号を直接１次元
ＤＣＴ演算回路１１５に供給するか、バタフライ回路１
０７に供給するかを選択する。バタフライ回路１０７の
出力信号は、１次元ＤＣＴ演算回路１１５に供給され
る。
ＤＣＴ演算回路１１５に供給するか、バタフライ回路１
０７に供給するかを選択する。バタフライ回路１０７の
出力信号は、１次元ＤＣＴ演算回路１１５に供給され
る。
【００７７】１次元ＤＣＴ演算回路１１５の出力信号
は、セレクタ１１６に供給される。セレクタ１１６は、
入力信号を直接出力バッファ１１７に供給するか、バタ
フライ回路１０３に供給するかを選択する。バタフライ
回路１０３の出力信号は出力バッファ１１７に供給され
る。出力バッファ１１７は、２次元ＤＣＴ演算処理され
た出力信号を供給する。
は、セレクタ１１６に供給される。セレクタ１１６は、
入力信号を直接出力バッファ１１７に供給するか、バタ
フライ回路１０３に供給するかを選択する。バタフライ
回路１０３の出力信号は出力バッファ１１７に供給され
る。出力バッファ１１７は、２次元ＤＣＴ演算処理され
た出力信号を供給する。
【００７８】順ＤＣＴ演算の場合は、セレクタ１０２が
入力信号をバタフライ回路１０３に供給し、セレクタ１
０６は入力信号を直接出力バッファ１０８に供給する。
一方、セレクタ１１２は入力信号をバタフライ回路１０
７に供給し、セレクタ１１６は入力信号を直接出力バッ
ファ１１７に供給する。
入力信号をバタフライ回路１０３に供給し、セレクタ１
０６は入力信号を直接出力バッファ１０８に供給する。
一方、セレクタ１１２は入力信号をバタフライ回路１０
７に供給し、セレクタ１１６は入力信号を直接出力バッ
ファ１１７に供給する。
【００７９】このようにして、バタフライ回路１０３は
第１の１次元ＤＣＴ演算回路１０５の入力信号を形成
し、バタフライ回路１０７は第２の１次元ＤＣＴ演算回
路１１５の入力信号を形成する。
第１の１次元ＤＣＴ演算回路１０５の入力信号を形成
し、バタフライ回路１０７は第２の１次元ＤＣＴ演算回
路１１５の入力信号を形成する。
【００８０】逆ＤＣＴ演算においては、セレクタ１０２
は入力信号を直接１次元ＤＣＴ演算回路１０５に供給
し、セレクタ１０６は入力信号をバタフライ回路１０７
に供給する。また、セレクタ１１２は入力信号を直接１
次元ＤＣＴ演算回路１１５に供給し、セレクタ１１６は
入力信号をバタフライ回路１０３に供給する。
は入力信号を直接１次元ＤＣＴ演算回路１０５に供給
し、セレクタ１０６は入力信号をバタフライ回路１０７
に供給する。また、セレクタ１１２は入力信号を直接１
次元ＤＣＴ演算回路１１５に供給し、セレクタ１１６は
入力信号をバタフライ回路１０３に供給する。
【００８１】このように、バタフライ回路１０７は第１
の１次元ＤＣＴ演算回路１０５の出力信号を加減算し、
バタフライ回路１０３は第２の１次元ＤＣＴ演算回路１
１５の出力信号を加減算する。
の１次元ＤＣＴ演算回路１０５の出力信号を加減算し、
バタフライ回路１０３は第２の１次元ＤＣＴ演算回路１
１５の出力信号を加減算する。
【００８２】このようにして、２つのバタフライ回路１
０３、１０７で２次元ＤＣＴ演算処理装置を構成するこ
とができる。なお、１次元ＤＣＴ演算回路１０５、１１
５は行列乗算をするものであっても、ＲＯＭテーブルを
利用するものであってもよい。
０３、１０７で２次元ＤＣＴ演算処理装置を構成するこ
とができる。なお、１次元ＤＣＴ演算回路１０５、１１
５は行列乗算をするものであっても、ＲＯＭテーブルを
利用するものであってもよい。
【００８３】図９に、ＤＣＴ演算結果をＲＯＭ内のテー
ブルとして有する２次元ＤＣＴ演算処理装置の構成を示
す。入力信号は、入力バッファ１１を介して直接または
バタフライ回路１０３を介してパラレル／シリアル変換
回路１４に供給され、シリアル信号となってＲＯＭ累積
器１５ａに供給される。
ブルとして有する２次元ＤＣＴ演算処理装置の構成を示
す。入力信号は、入力バッファ１１を介して直接または
バタフライ回路１０３を介してパラレル／シリアル変換
回路１４に供給され、シリアル信号となってＲＯＭ累積
器１５ａに供給される。
【００８４】ＲＯＭ累積器１５ａは、入力信号の組み合
わせから積和演算を行なって結果を出力する。ＲＯＭ累
積器１５ａの出力信号は、直接またはバタフライ回路１
０７を介して出力バッファ１８に供給され、出力バッフ
ァ１８から転置用ＲＡＭ２０に供給される。
わせから積和演算を行なって結果を出力する。ＲＯＭ累
積器１５ａの出力信号は、直接またはバタフライ回路１
０７を介して出力バッファ１８に供給され、出力バッフ
ァ１８から転置用ＲＡＭ２０に供給される。
【００８５】転置用ＲＡＭ２０は、入力した行列信号の
行と列とを転置し、転置行列を出力する。転置出力は入
力バッファ２１からバタフライ回路１０７を介して、ま
たは直接パラレル／シリアル変換回路２４に供給され
る。
行と列とを転置し、転置行列を出力する。転置出力は入
力バッファ２１からバタフライ回路１０７を介して、ま
たは直接パラレル／シリアル変換回路２４に供給され
る。
【００８６】シリアル信号に変換された信号は、ＲＯＭ
累積器１５ｂに供給され、ＤＣＴ演算が行なわれる。Ｒ
ＯＭ累積器６ｂは、ＲＯＭ累積器１５ａと同様、入力信
号から積和演算を行なった結果を出力する。
累積器１５ｂに供給され、ＤＣＴ演算が行なわれる。Ｒ
ＯＭ累積器６ｂは、ＲＯＭ累積器１５ａと同様、入力信
号から積和演算を行なった結果を出力する。
【００８７】ＲＯＭ累積器１５ｂの出力信号は、直接ま
たはバタフライ回路１０３を介して出力バッファ２８に
送られ、出力信号を形成する。なお図中、順、逆の文字
で示したように、順ＤＣＴ変換の場合には、バタフライ
回路１０３は第１の１次元ＤＣＴ変換で使用され、バタ
フライ回路１０７は第２の１次元ＤＣＴ変換で使用され
る。また、信号の振り分けを行なうセレクタは図示を省
略してある。
たはバタフライ回路１０３を介して出力バッファ２８に
送られ、出力信号を形成する。なお図中、順、逆の文字
で示したように、順ＤＣＴ変換の場合には、バタフライ
回路１０３は第１の１次元ＤＣＴ変換で使用され、バタ
フライ回路１０７は第２の１次元ＤＣＴ変換で使用され
る。また、信号の振り分けを行なうセレクタは図示を省
略してある。
【００８８】逆ＤＣＴ変換においては、バタフライ回路
１０３は第２の１次元ＤＣＴ変換で使用され、バタフラ
イ回路１０７は第１の１次元ＤＣＴ変換で使用される。
このようにして、２つのバタフライ回路を用いて２次元
ＤＣＴ演算処理装置を構成することができる。
１０３は第２の１次元ＤＣＴ変換で使用され、バタフラ
イ回路１０７は第１の１次元ＤＣＴ変換で使用される。
このようにして、２つのバタフライ回路を用いて２次元
ＤＣＴ演算処理装置を構成することができる。
【００８９】なお、２次元ＤＣＴ演算処理装置の構成を
さらに簡単化するための各部の構成を以下に説明する。
図１０は、ＲＯＭ累積器１５の構成を概略的に示す。本
構成においては、複数の入力信号を２つずつ組にしてそ
れぞれに対してルックアップテーブルを作成する。ルッ
クアップテーブル１ａ、１ｂは、それぞれ入力信号Ｉ
１、Ｉ２およびＩ３、Ｉ４の２ビットづつを入力し、対
応する出力をアダー２に供給する。
さらに簡単化するための各部の構成を以下に説明する。
図１０は、ＲＯＭ累積器１５の構成を概略的に示す。本
構成においては、複数の入力信号を２つずつ組にしてそ
れぞれに対してルックアップテーブルを作成する。ルッ
クアップテーブル１ａ、１ｂは、それぞれ入力信号Ｉ
１、Ｉ２およびＩ３、Ｉ４の２ビットづつを入力し、対
応する出力をアダー２に供給する。
【００９０】ルックアップテーブル１ａ、１ｂは同じビ
ット位置の入力信号を演算するので、その出力のビット
位置は等しく、単にアダー２で加算される。アダー２の
出力はアキュミュレータ６に供給され、累積和が演算さ
れる。アキュミュレータ６は、アダー３、レジスタ４、
シフタ５を含み、入力信号はアダー３を介してレジスタ
４に記憶され、レジスタ４の出力はシフタ５を介してア
ダー３に帰還されている。
ット位置の入力信号を演算するので、その出力のビット
位置は等しく、単にアダー２で加算される。アダー２の
出力はアキュミュレータ６に供給され、累積和が演算さ
れる。アキュミュレータ６は、アダー３、レジスタ４、
シフタ５を含み、入力信号はアダー３を介してレジスタ
４に記憶され、レジスタ４の出力はシフタ５を介してア
ダー３に帰還されている。
【００９１】したがって、レジスタ４に記憶された前回
の値が、シフタ５を介してアダー３に供給され、新たな
信号との加算が行なわれる。このようにして、累積和が
演算される。
の値が、シフタ５を介してアダー３に供給され、新たな
信号との加算が行なわれる。このようにして、累積和が
演算される。
【００９２】ルックアップテーブル１ｃ、１ｂは、ルッ
クアップテーブル１ａ、１ｂ同様にそれぞれ２つの信
号、Ｉ５、Ｉ６およびＩ７、Ｉ８の２ビット分づつを入
力し、対応する出力信号を供給する。
クアップテーブル１ａ、１ｂ同様にそれぞれ２つの信
号、Ｉ５、Ｉ６およびＩ７、Ｉ８の２ビット分づつを入
力し、対応する出力信号を供給する。
【００９３】このように、各入力信号を２ビットづつ入
力するルックアップテーブルを構成し、信号の組み合わ
せを選択することにより、同一のルックアップテーブル
を順ＤＣＴ変換、逆ＤＣＴ変換に共通に使用できる可能
性が増大する。
力するルックアップテーブルを構成し、信号の組み合わ
せを選択することにより、同一のルックアップテーブル
を順ＤＣＴ変換、逆ＤＣＴ変換に共通に使用できる可能
性が増大する。
【００９４】以下ブロックサイズが８×８の場合につい
て説明する。ブロックサイズが８×８の場合、変換行列
は図４（Ａ）に示すものとなる。なお、この表の数値
は、２次元ＤＣＴ変換を行なったとき、３ビット分ずれ
た値を与える。
て説明する。ブロックサイズが８×８の場合、変換行列
は図４（Ａ）に示すものとなる。なお、この表の数値
は、２次元ＤＣＴ変換を行なったとき、３ビット分ずれ
た値を与える。
【００９５】順ＤＣＴ変換に用いる変換行列Ｄは、先に
説明したように、各列において上半分と下半分が対称的
な構成を有する。したがって、各列について４つの入力
信号を準備すればＤＣＴ変換演算を行なうことができ
る。
説明したように、各列において上半分と下半分が対称的
な構成を有する。したがって、各列について４つの入力
信号を準備すればＤＣＴ変換演算を行なうことができ
る。
【００９６】ところで、逆ＤＣＴ変換に用いる変換行列
Ｄt は、変換行列Ｄと行列が反転しているため、Ｄのよ
うな対称性は失われている。しかしながら、Ｄt の第１
列目に着目すると、その偶数行は図４（Ｂ）左側の列に
示すように、５６８１、４８１６、３２１８、１１３０
であり、順ＤＣＴ変換に用いる変換行列Ｄの２列目上半
分と同一である。また、Ｄt の８列目の偶数行の数値
は、図４（Ａ）に示すように、−５６８１、−４８１
６、−３２１８、−１１３０であり、第１列目の偶数行
と符号が異なるが、絶対値の等しいものである。
Ｄt は、変換行列Ｄと行列が反転しているため、Ｄのよ
うな対称性は失われている。しかしながら、Ｄt の第１
列目に着目すると、その偶数行は図４（Ｂ）左側の列に
示すように、５６８１、４８１６、３２１８、１１３０
であり、順ＤＣＴ変換に用いる変換行列Ｄの２列目上半
分と同一である。また、Ｄt の８列目の偶数行の数値
は、図４（Ａ）に示すように、−５６８１、−４８１
６、−３２１８、−１１３０であり、第１列目の偶数行
と符号が異なるが、絶対値の等しいものである。
【００９７】したがって、図４（Ａ）に示すように、順
ＤＣＴ変換に用いる変換行列Ｄの２列目の上下は対称的
構造を有し、それらはそれぞれ逆ＤＣＴ変換に用いる変
換行列Ｄt の第１列目、第８列目の偶数行とも対称的な
構成を有している。この対称性を用いれば、ルックアッ
プテーブルを共通化することができる。
ＤＣＴ変換に用いる変換行列Ｄの２列目の上下は対称的
構造を有し、それらはそれぞれ逆ＤＣＴ変換に用いる変
換行列Ｄt の第１列目、第８列目の偶数行とも対称的な
構成を有している。この対称性を用いれば、ルックアッ
プテーブルを共通化することができる。
【００９８】なお、順ＤＣＴ変換に用いる変換行列Ｄの
第２列目と逆ＤＣＴに用いる変換行列Ｄt の第１列目、
第８列目の対称性を説明したが、同様の対称性はＤの第
４列目とＤt の第２列目および第７列目、Ｄの第６列目
とＤt の第３列目および第６列目、Ｄの第８列目とＤt
の第４列目、第５列目についても成立している。これら
の関係を図４（Ｂ）に示す。
第２列目と逆ＤＣＴに用いる変換行列Ｄt の第１列目、
第８列目の対称性を説明したが、同様の対称性はＤの第
４列目とＤt の第２列目および第７列目、Ｄの第６列目
とＤt の第３列目および第６列目、Ｄの第８列目とＤt
の第４列目、第５列目についても成立している。これら
の関係を図４（Ｂ）に示す。
【００９９】さらに、Ｄt の奇数行に対しても、Ｄとの
共通部分を見出すことができる。たとえば、Ｄt の第１
列目について奇数行を取り出すと、図４（Ｃ）に示すよ
うに４０９６、５３５２、４０９６、２２１７となる
が、このうち２つの４０９６は、Ｄの１列目の第１行、
第３行と等しい。
共通部分を見出すことができる。たとえば、Ｄt の第１
列目について奇数行を取り出すと、図４（Ｃ）に示すよ
うに４０９６、５３５２、４０９６、２２１７となる
が、このうち２つの４０９６は、Ｄの１列目の第１行、
第３行と等しい。
【０１００】また、Ｄt の第２列目の奇数行について
は、図４（Ｃ）に示すように、第３行目、第７行目がＤ
の３列目の第２行、第４行と等しい。このように、Ｄt
の奇数行のみを取り出し、Ｄの要素と比較すると、その
うち半分のものに共通性が見出される。
は、図４（Ｃ）に示すように、第３行目、第７行目がＤ
の３列目の第２行、第４行と等しい。このように、Ｄt
の奇数行のみを取り出し、Ｄの要素と比較すると、その
うち半分のものに共通性が見出される。
【０１０１】図４（Ｂ）、（Ｃ）から明らかなように、
逆ＤＣＴ変換に用いる変換行列Ｄt については、奇数行
と偶数行に分け、それぞれについて改めて行数を付与す
ると、順ＤＣＴ変換に用いる変換行列との共通性が明ら
かである。
逆ＤＣＴ変換に用いる変換行列Ｄt については、奇数行
と偶数行に分け、それぞれについて改めて行数を付与す
ると、順ＤＣＴ変換に用いる変換行列との共通性が明ら
かである。
【０１０２】そこで、順ＤＣＴ変換の変換行列Ｄについ
ては各列の１行目と３行目の組、２行目と４行目の組を
作り、逆ＤＣＴ変換行列については、同様に奇数行の１
行目と３行目の組、２行目と４行目の組および偶数行の
１行目と３行目の組、２行目と４行目の組を入力信号の
組み合わせとすればよい。このような組み合わせによる
２ビットずつの変換テーブルを表９〜表１６に示す。
ては各列の１行目と３行目の組、２行目と４行目の組を
作り、逆ＤＣＴ変換行列については、同様に奇数行の１
行目と３行目の組、２行目と４行目の組および偶数行の
１行目と３行目の組、２行目と４行目の組を入力信号の
組み合わせとすればよい。このような組み合わせによる
２ビットずつの変換テーブルを表９〜表１６に示す。
【０１０３】
【表９】
【０１０４】
【表１０】
【０１０５】
【表１１】
【０１０６】
【表１２】
【０１０７】
【表１３】
【０１０８】
【表１４】
【０１０９】
【表１５】
【０１１０】
【表１６】
【０１１１】なお、表９〜表１６において順ＤＣＴ用ル
ックアップテーブルのNo. ０〜No.７は、変換行列Ｄの
第１列〜第８列に相当する。また、逆ＤＣＴ用ルックア
ップテーブルは、No. ０とNo. １がＤt の第１列目奇数
行と偶数行に対応し、同様、No. ２とNo. ３がＤt の第
２列目の奇数行と偶数行に対応し、No. ４とNo. ５がＤ
t の第３列目の奇数行と偶数行に対応し、No. ６とNo.
７がＤt の第４列目の奇数行と偶数行に対応する。
ックアップテーブルのNo. ０〜No.７は、変換行列Ｄの
第１列〜第８列に相当する。また、逆ＤＣＴ用ルックア
ップテーブルは、No. ０とNo. １がＤt の第１列目奇数
行と偶数行に対応し、同様、No. ２とNo. ３がＤt の第
２列目の奇数行と偶数行に対応し、No. ４とNo. ５がＤ
t の第３列目の奇数行と偶数行に対応し、No. ６とNo.
７がＤt の第４列目の奇数行と偶数行に対応する。
【０１１２】表９〜表１６中、No. ０の２、４行、No.
２の１、３行、No. ４の２、４行、No. ６の１、３行
のみが順ＤＣＴ用変換ルックアップテーブルと逆ＤＣＴ
用変換ルックアップテーブルで異なる部分である。した
がって、これらのルックアップテーブルを構成するに
は、ＲＯＭの数は２×８＋４＝２０でよい。２次元ＤＣ
Ｔ演算装置を構成するには、２０×２＝４０個のＲＯＭ
で足りることになる。
２の１、３行、No. ４の２、４行、No. ６の１、３行
のみが順ＤＣＴ用変換ルックアップテーブルと逆ＤＣＴ
用変換ルックアップテーブルで異なる部分である。した
がって、これらのルックアップテーブルを構成するに
は、ＲＯＭの数は２×８＋４＝２０でよい。２次元ＤＣ
Ｔ演算装置を構成するには、２０×２＝４０個のＲＯＭ
で足りることになる。
【０１１３】ところで、さらにルックアップテーブルの
内容を観察すると、実線の枠で囲まれた部分のうちその
半分、すなわち、順ＤＣＴ用ルックアップテーブルのN
o. ０とNo. ４および逆ＤＣＴ用ルックアップテーブル
のNo. ２とNo. ６については、２ビットずつの各入力信
号の和または差を形成し、１２ビットのビットシフトを
行なうことによって形成することができる。すなわち、
これらについてはルックアップテーブルを用いなくて
も、加減算回路とビットシフタを用いれば演算を行なう
ことができる。
内容を観察すると、実線の枠で囲まれた部分のうちその
半分、すなわち、順ＤＣＴ用ルックアップテーブルのN
o. ０とNo. ４および逆ＤＣＴ用ルックアップテーブル
のNo. ２とNo. ６については、２ビットずつの各入力信
号の和または差を形成し、１２ビットのビットシフトを
行なうことによって形成することができる。すなわち、
これらについてはルックアップテーブルを用いなくて
も、加減算回路とビットシフタを用いれば演算を行なう
ことができる。
【０１１４】このような構成とすると、２０個のＲＯＭ
のうち４個をさらに省略することができ、必要なＲＯＭ
は１６個となる。２次元ＤＣＴ演算装置を実現するに
は、１６×２＝３２個のＲＯＭで足りることになる。
のうち４個をさらに省略することができ、必要なＲＯＭ
は１６個となる。２次元ＤＣＴ演算装置を実現するに
は、１６×２＝３２個のＲＯＭで足りることになる。
【０１１５】このような構成とすると、２０個のＲＯＭ
のうち４個をさらに省略することができ、必要なＲＯＭ
は１６個となる。２次元ＤＣＴ演算装置を実現するに
は、１６×２＝３２個のＲＯＭで足りることになる。
のうち４個をさらに省略することができ、必要なＲＯＭ
は１６個となる。２次元ＤＣＴ演算装置を実現するに
は、１６×２＝３２個のＲＯＭで足りることになる。
【０１１６】上述のテーブルを用いたＤＣＴ演算装置の
ＲＯＭ累積部の部分を図１１に示す。係数ＲＯＭ１ａ、
１ｂは、ルックアップテーブルを有し、それぞれ２ビッ
トの２種類の入力ｘ１、ｘ３、およびｘ２、ｘ４を入力
信号とする。入力信号の組み合わせは４ビットとなるの
で、係数ＲＯＭの内容は１６ワードとなる。
ＲＯＭ累積部の部分を図１１に示す。係数ＲＯＭ１ａ、
１ｂは、ルックアップテーブルを有し、それぞれ２ビッ
トの２種類の入力ｘ１、ｘ３、およびｘ２、ｘ４を入力
信号とする。入力信号の組み合わせは４ビットとなるの
で、係数ＲＯＭの内容は１６ワードとなる。
【０１１７】なお、一方の係数ＲＯＭ、図示の場合、係
数ＲＯＭ１ｂには、アダー７、ビットシフトによる係数
回路８、セレクタ９がさらに接続されている。この要素
７、８、９による回路は、順ＤＣＴ変換と逆ＤＣＴ変換
に対するルックアップテーブルが異なる場合に入力信号
の和または差から出力信号を形成するためのものであ
り、順ＤＣＴと逆ＤＣＴに対するルックアップテーブル
が同一の場合には省略される。
数ＲＯＭ１ｂには、アダー７、ビットシフトによる係数
回路８、セレクタ９がさらに接続されている。この要素
７、８、９による回路は、順ＤＣＴ変換と逆ＤＣＴ変換
に対するルックアップテーブルが異なる場合に入力信号
の和または差から出力信号を形成するためのものであ
り、順ＤＣＴと逆ＤＣＴに対するルックアップテーブル
が同一の場合には省略される。
【０１１８】また、係数ＲＯＭ１ｂにビットシフトによ
る演算回路を付加した場合を示したが、ブロックによっ
てはこの演算回路は係数ＲＯＭ１ａ側に接続される。セ
レクタ９は、係数ＲＯＭ１ｂの出力か、ビットシフトに
よる出力の何れかを選択するためのものである。
る演算回路を付加した場合を示したが、ブロックによっ
てはこの演算回路は係数ＲＯＭ１ａ側に接続される。セ
レクタ９は、係数ＲＯＭ１ｂの出力か、ビットシフトに
よる出力の何れかを選択するためのものである。
【０１１９】係数ＲＯＭ１ａの出力信号とセレクタ９の
出力信号はアダー２で加算され、アダー３を介して出力
される。出力信号は、ビットシフトによる係数回路５を
介してアダー３に帰還される。
出力信号はアダー２で加算され、アダー３を介して出力
される。出力信号は、ビットシフトによる係数回路５を
介してアダー３に帰還される。
【０１２０】すなわち、引き続く演算においてビット位
置が順次変化するため、位置合わせを行なって累積和を
形成する。また、入力がサインビットの場合、信号Ｔｓ
により符号反転される。
置が順次変化するため、位置合わせを行なって累積和を
形成する。また、入力がサインビットの場合、信号Ｔｓ
により符号反転される。
【０１２１】図１２に１次元分のＤＣＴ処理系の構成を
示す。入力信号は入力バッファ１１に入力され、入力バ
ッファからバタフライ回路１２またはバイパス１３を介
してパラレル／シリアル変換回路１４に供給される。
示す。入力信号は入力バッファ１１に入力され、入力バ
ッファからバタフライ回路１２またはバイパス１３を介
してパラレル／シリアル変換回路１４に供給される。
【０１２２】順ＤＣＴの場合には入力信号は入力バッフ
ァ１１からバタフライ回路１２に供給され、２種類の入
力信号の和、差すなわち、ｆ０＋ｆ７、ｆ１＋ｆ６、ｆ
２＋ｆ５、ｆ３＋ｆ４、ｆ０−ｆ７、ｆ１−ｆ６、ｆ２
−ｆ５、ｆ３−ｆ４が形成される。これらの信号がパラ
レル／シリアル変換回路１４に供給され、それぞれ２ビ
ットずつが出力される。
ァ１１からバタフライ回路１２に供給され、２種類の入
力信号の和、差すなわち、ｆ０＋ｆ７、ｆ１＋ｆ６、ｆ
２＋ｆ５、ｆ３＋ｆ４、ｆ０−ｆ７、ｆ１−ｆ６、ｆ２
−ｆ５、ｆ３−ｆ４が形成される。これらの信号がパラ
レル／シリアル変換回路１４に供給され、それぞれ２ビ
ットずつが出力される。
【０１２３】逆ＤＣＴの場合には、入力バッファ１１の
出力は、バイパス１３を介して直接パラレル／シリアル
変換回路１４に供給される。パラレル／シリアル変換回
路においては、奇数番目の入力信号ｆ０＋ｆ２、ｆ４、
ｆ６と、偶数番目の入力信号ｆ１、ｆ３、ｆ５、ｆ７が
それぞれ分離されて収容される。
出力は、バイパス１３を介して直接パラレル／シリアル
変換回路１４に供給される。パラレル／シリアル変換回
路においては、奇数番目の入力信号ｆ０＋ｆ２、ｆ４、
ｆ６と、偶数番目の入力信号ｆ１、ｆ３、ｆ５、ｆ７が
それぞれ分離されて収容される。
【０１２４】パラレル／シリアル変換回路１４の出力
は、それぞれ４つずつまとめられ、２つの８ビット信号
を形成する。この信号は、図１１に示すような構成を複
数有するＲＯＭ累積器１０に供給され、演算位置によっ
てルックアップテーブルを選択し、出力信号が形成され
る。ＲＯＭ累積器１０の出力信号は、バタフライ回路１
６またはバイパス１７を介して出力バッファ１８に供給
される。このようにして出力バッファ１８から出力信号
が供給される。
は、それぞれ４つずつまとめられ、２つの８ビット信号
を形成する。この信号は、図１１に示すような構成を複
数有するＲＯＭ累積器１０に供給され、演算位置によっ
てルックアップテーブルを選択し、出力信号が形成され
る。ＲＯＭ累積器１０の出力信号は、バタフライ回路１
６またはバイパス１７を介して出力バッファ１８に供給
される。このようにして出力バッファ１８から出力信号
が供給される。
【０１２５】なお、順ＤＣＴにおいては、ＲＯＭ累積器
１０の出力信号はバイパス１７を通過し、逆ＤＣＴにお
いてはＲＯＭ累積器１０の出力信号はバタフライ回路１
６を通って出力バッファ１８に供給される。このように
して、１次元のＤＣＴ演算が行なわれる。
１０の出力信号はバイパス１７を通過し、逆ＤＣＴにお
いてはＲＯＭ累積器１０の出力信号はバタフライ回路１
６を通って出力バッファ１８に供給される。このように
して、１次元のＤＣＴ演算が行なわれる。
【０１２６】図１３は、２次元ＤＣＴ演算の場合の等価
回路を示す。図１３において、入力バッファ１１、バタ
フライ回路１２、バイパス１３、パラレル／シリアル変
換回路１４、ＲＯＭ累積器１０ａ、バタフライ回路１
６、バイパス１７、出力バッファ１８は、図１２に示す
対応部分と同等のものである。
回路を示す。図１３において、入力バッファ１１、バタ
フライ回路１２、バイパス１３、パラレル／シリアル変
換回路１４、ＲＯＭ累積器１０ａ、バタフライ回路１
６、バイパス１７、出力バッファ１８は、図１２に示す
対応部分と同等のものである。
【０１２７】すなわち、これらの要素により、１次元Ｄ
ＣＴ変換が実施される。１次元ＤＣＴ変換された信号
は、転置ＲＯＭ２０によって行と列とが変換され、入力
バッファ２１に供給される。入力バッファ２１、バタフ
ライ回路２２、バイパス２３、パラレル／シリアル変換
回路２４、ＲＯＭ累積器１０ｂ、バタフライ回路２６、
バイパス２７、出力バッファ２８は、他の１次元ＤＣＴ
演算回路を構成し、２次元目のＤＣＴ演算を実行する。
このようにして、２次元方向でＤＣＴ処理された出力信
号が形成される。
ＣＴ変換が実施される。１次元ＤＣＴ変換された信号
は、転置ＲＯＭ２０によって行と列とが変換され、入力
バッファ２１に供給される。入力バッファ２１、バタフ
ライ回路２２、バイパス２３、パラレル／シリアル変換
回路２４、ＲＯＭ累積器１０ｂ、バタフライ回路２６、
バイパス２７、出力バッファ２８は、他の１次元ＤＣＴ
演算回路を構成し、２次元目のＤＣＴ演算を実行する。
このようにして、２次元方向でＤＣＴ処理された出力信
号が形成される。
【０１２８】また、表９〜表１６に示すルックアップテ
ーブルの値は、表中の最上位ビットｂ２によって排他的
論理和を取ることにより、その容量を半分にすることが
できる。たとえば、順ＤＣＴ用ルックアップテーブルN
o. ０に関しては、表中の値から平均値１２２８８を減
算することにより、上半分と下半分が対称的な構成とな
る。このような構成によれば、ルックアップテーブルの
容量を１／２にすることができる。
ーブルの値は、表中の最上位ビットｂ２によって排他的
論理和を取ることにより、その容量を半分にすることが
できる。たとえば、順ＤＣＴ用ルックアップテーブルN
o. ０に関しては、表中の値から平均値１２２８８を減
算することにより、上半分と下半分が対称的な構成とな
る。このような構成によれば、ルックアップテーブルの
容量を１／２にすることができる。
【０１２９】図１４はこのような構成を用いたＲＯＭ累
積器の構成を示す。４ビットの入力信号ｂ２、ｂ１、ａ
２、ａ１は、ｂ２と残りの３つｂ１、ａ２、ａ１につい
てそれぞれ排他的論理和が取られ、３つの信号となって
係数ＲＯＭ３１ａ、３１ｂに入力される。係数ＲＯＭ３
１ａ、３１ｂは３ビットの入力信号を受け、８ワード構
成となる。その他の点は、図１１の回路と同等である。
積器の構成を示す。４ビットの入力信号ｂ２、ｂ１、ａ
２、ａ１は、ｂ２と残りの３つｂ１、ａ２、ａ１につい
てそれぞれ排他的論理和が取られ、３つの信号となって
係数ＲＯＭ３１ａ、３１ｂに入力される。係数ＲＯＭ３
１ａ、３１ｂは３ビットの入力信号を受け、８ワード構
成となる。その他の点は、図１１の回路と同等である。
【０１３０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【０１３１】
【発明の効果】以上説明したように、本発明によれば、
２次元離散コサイン変換器のバタフライ回路を減少する
ことができる。
２次元離散コサイン変換器のバタフライ回路を減少する
ことができる。
【０１３２】離散コサイン変換器を実現する半導体装置
のチップサイズ、消費電力を低減することができる。
のチップサイズ、消費電力を低減することができる。
【図１】本発明の実施例を示すブロック図である。
【図２】従来の技術を示すブロック図である。
【図３】従来の技術によるＤＣＴを用いた画像データ圧
縮技術を説明する概略図である。
縮技術を説明する概略図である。
【図４】ＤＣＴの変換行列を説明するための概略図であ
る。
る。
【図５】従来の技術によるＤＣＴ演算装置の構成を説明
するブロック図である。
するブロック図である。
【図６】従来の技術によるＤＣＴ演算装置の要部を示す
ブロック図である。
ブロック図である。
【図７】従来の技術によるＤＣＴ演算装置の要部を示す
ブロック図である。
ブロック図である。
【図８】従来の技術によるＤＣＴ演算装置の要部を示す
表およびブロック図である。
表およびブロック図である。
【図９】本発明の実施例によるＤＣＴ演算装置の要部を
示すブロック図である。
示すブロック図である。
【図１０】ＤＣＴ演算装置のＲＯＭ累積器の構成を示す
ブロック図である。
ブロック図である。
【図１１】ＤＣＴ演算装置のＲＯＭ累積器の他の構成を
示すブロック図である。
示すブロック図である。
【図１２】ＤＣＴ演算装置の１次元演算部分を示すブロ
ック図である。
ック図である。
【図１３】２次元ＤＣＴ演算装置の等価回路を示すブロ
ック図である。
ック図である。
【図１４】ＤＣＴ演算装置のＲＯＭ累積器の他の構成を
示すブロック図である。
示すブロック図である。
１ ルックアップテーブル ２、３ アダー ４ レジスタ ５ シフタ ６ アキュミュレータ ７ アダー ８ 係数回路（シフタ） ９ セレクタ １０ ＲＯＭ累積器 １１ 入力バッファ １２ バタフライ回路 １３ バイパス １５ ＲＯＭ累積器 １４ パラレル／シリアル変換回路 １６ バタフライ回路 １７ バイパス １８ 出力バッファ ２０ 転置ＲＡＭ ２１ 入力バッファ ２２ バタフライ回路 ２３ バイパス ２４ パラレル／シリアル変換回路 ２６ バタフライ回路 ２７ バイパス ２８ 出力バッファ １０１ 入力バッファ １０２ セレクタ １０３ バタフライ回路 １０５ １次元ＤＣＴ １０６ セレクタ １０７ バタフライ回路 １０８ 出力バッファ １１０ 転置回路 １１１ 入力バッファ １１２ セレクタ １１５ １次元ＤＣＴ １１６ セレクタ １１７ 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 7/30 Ｈ０４Ｎ 7/133 Ｚ (56)参考文献 特開 平３−95670（ＪＰ，Ａ) 米国特許5361220（ＵＳ，Ａ) Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ ＳＰＩＥ−Ｔｈｅ Ｉｎｔｅｒｎａｔ ｉｏｎａｌ Ｓｏｃｉｅｔｙ ｆｏｒ Ｏｐｔｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎ ｇ Ｖｏｌ．1244 1990 ｐ234−239 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/14 G06T 9/00 H03M 7/30 H04N 1/41 H04N 1/415 H04N 7/30 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】 第１の１次元離散コサイン変換回路と、
転置回路と、第２の１次元離散コサイン変換回路とを有
する２次元離散コサイン変換器であって、 前記第１および第２の１次元離散コサイン変換回路はそ
れぞれ１次元離散コサイン処理回路（１０５、１１５）
と、その入力側および出力側に接続された前処理回路と
後処理回路とを有し、前記第１の１次元離散コサイン処
理回路の前処理回路と前記第２の１次元離散コサイン処
理回路の後処理回路とは共通の第１のバタフライ回路
（１０３）を含み、前記第１の１次元離散コサイン処理
回路の後処理回路と前記第２の１次元離散コサイン処理
回路の前処理回路とは共通の第２のバタフライ回路（１
０７）を含むことを特徴とする離散コサイン変換器。
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|---|---|---|---|
| JP31686591A JP3046116B2 (ja) | 1991-11-29 | 1991-11-29 | 離散コサイン変換器 |
| US07/982,623 US5361220A (en) | 1991-11-29 | 1992-11-27 | Discrete cosine transformation with reduced components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31686591A JP3046116B2 (ja) | 1991-11-29 | 1991-11-29 | 離散コサイン変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05153403A JPH05153403A (ja) | 1993-06-18 |
| JP3046116B2 true JP3046116B2 (ja) | 2000-05-29 |
Family
ID=18081776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31686591A Expired - Lifetime JP3046116B2 (ja) | 1991-11-29 | 1991-11-29 | 離散コサイン変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3046116B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4772607B2 (ja) | 2006-07-10 | 2011-09-14 | パナソニック株式会社 | ２次元直交変換装置、２次元直交変換方法および撮像システム |
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-
1991
- 1991-11-29 JP JP31686591A patent/JP3046116B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ ＳＰＩＥ−Ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｃｉｅｔｙ ｆｏｒ Ｏｐｔｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ Ｖｏｌ．１２４４ １９９０ ｐ２３４−２３９ |
Also Published As
| Publication number | Publication date |
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| JPH05153403A (ja) | 1993-06-18 |
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