JP2863779B2 - タイミング検証方法及び検証装置及びテストパターン生成方法 - Google Patents
タイミング検証方法及び検証装置及びテストパターン生成方法Info
- Publication number
- JP2863779B2 JP2863779B2 JP5314655A JP31465593A JP2863779B2 JP 2863779 B2 JP2863779 B2 JP 2863779B2 JP 5314655 A JP5314655 A JP 5314655A JP 31465593 A JP31465593 A JP 31465593A JP 2863779 B2 JP2863779 B2 JP 2863779B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- input
- test pattern
- time difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のタイ
ミング検証方法及び検証装置に関し、特に、入力ピンに
遅延を与えた論理動作を検証するタイミング検証方法及
び検証装置に関する。
ミング検証方法及び検証装置に関し、特に、入力ピンに
遅延を与えた論理動作を検証するタイミング検証方法及
び検証装置に関する。
【０００２】
【従来の技術】従来のタイミング検証方法として、入力
端子と半導体集積回路の間に、ディレイ回路等の遅延素
子を接続する方法（特開平３−４１８４号）や、半導体
集積回路の動作を確認するテストパターンに、各入力端
子の入力遅延情報を付加する方法が知られている。
端子と半導体集積回路の間に、ディレイ回路等の遅延素
子を接続する方法（特開平３−４１８４号）や、半導体
集積回路の動作を確認するテストパターンに、各入力端
子の入力遅延情報を付加する方法が知られている。
【０００３】一方、半導体集積回路設計用のＣＡＤシス
テム等では、入力端子等の入力信号を入力するシンボル
には、入力または出力等のその信号の属性や、信号名を
設定するだけの構成になっていた。
テム等では、入力端子等の入力信号を入力するシンボル
には、入力または出力等のその信号の属性や、信号名を
設定するだけの構成になっていた。
【０００４】
【発明が解決しようとする課題】上述した従来のタイミ
ング検証方法では、入力端子と直列に遅延素子を接続す
る構成となっているので、タイミング検証が終了して半
導体集積回路を製造するためマスクパターンを作成する
際、入力端子と直列に接続された遅延端子を、半導体集
積回路の構成データであるネットリストデータから取り
除かなければならない問題点があった。
ング検証方法では、入力端子と直列に遅延素子を接続す
る構成となっているので、タイミング検証が終了して半
導体集積回路を製造するためマスクパターンを作成する
際、入力端子と直列に接続された遅延端子を、半導体集
積回路の構成データであるネットリストデータから取り
除かなければならない問題点があった。
【０００５】また、半導体集積回路の動作を確認するテ
ストパターンに入力遅延時間を付加する方法では、従来
半導体集積回路の回路設計と、その動作を確認するテス
トパターン設計はＣＡＤシステム等では、ネットリスト
とテストパターンとを分けて設計する。このため、半導
体集積回路の回路設計時では、タイミングを考慮した回
路設計を行っても、各入力端子間のスキューデータを設
計できないという問題点があった。
ストパターンに入力遅延時間を付加する方法では、従来
半導体集積回路の回路設計と、その動作を確認するテス
トパターン設計はＣＡＤシステム等では、ネットリスト
とテストパターンとを分けて設計する。このため、半導
体集積回路の回路設計時では、タイミングを考慮した回
路設計を行っても、各入力端子間のスキューデータを設
計できないという問題点があった。
【０００６】
【課題を解決するための手段】本発明によるタイミング
検証方法は、上記のような問題点を解決するために、設
計対象である半導体集積回路の各入力端子に入力される
信号の時間差情報を、前記半導体集積回路の回路接続情
報の前記各入力端子に対応させて設定し、前記半導体集
積回路の動作確認用テストパターンと前記入力端子に対
応させて設定された前記時間差情報を有する回路接続情
報とを用いて論理シミュレーションを行って、前記半導
体集積回路のタイミング検証を行うことを特徴とする。
なお、前記設計対象である半導体集積回路の正常動作を
確認終了後、前記時間差情報を前記テストパターンに設
定し直すようにしても良い。
検証方法は、上記のような問題点を解決するために、設
計対象である半導体集積回路の各入力端子に入力される
信号の時間差情報を、前記半導体集積回路の回路接続情
報の前記各入力端子に対応させて設定し、前記半導体集
積回路の動作確認用テストパターンと前記入力端子に対
応させて設定された前記時間差情報を有する回路接続情
報とを用いて論理シミュレーションを行って、前記半導
体集積回路のタイミング検証を行うことを特徴とする。
なお、前記設計対象である半導体集積回路の正常動作を
確認終了後、前記時間差情報を前記テストパターンに設
定し直すようにしても良い。
【０００７】一方、本発明によるタイミング検証装置
は、設計対象である半導体集積回路の各入力端子に入力
される信号の時間差情報を記憶する記憶手段と、前記時
間差情報を変更する手段と、設計対象である半導体集積
回路の各入力端子に入力される信号の時間差情報を、前
記半導体集積回路の回路接続情報の前記各入力端子に対
応させて設定する手段と、前記半導体集積回路の動作確
認用テストパターンを作成するテストパターン作成手段
と、前記テストパターンと前記入力端子に対応させて設
定された前記時間差情報を有する回路接続情報とを用い
て論理シミュレーションを行い、前記半導体集積回路の
タイミング検証を行う論理シミュレーション手段とを備
えたことを特徴とする。更に、前記設計対象である半導
体集積回路の正常動作を確認終了後、前記時間差情報を
前記テストパターンに設定し直す手段を備えても良い。
は、設計対象である半導体集積回路の各入力端子に入力
される信号の時間差情報を記憶する記憶手段と、前記時
間差情報を変更する手段と、設計対象である半導体集積
回路の各入力端子に入力される信号の時間差情報を、前
記半導体集積回路の回路接続情報の前記各入力端子に対
応させて設定する手段と、前記半導体集積回路の動作確
認用テストパターンを作成するテストパターン作成手段
と、前記テストパターンと前記入力端子に対応させて設
定された前記時間差情報を有する回路接続情報とを用い
て論理シミュレーションを行い、前記半導体集積回路の
タイミング検証を行う論理シミュレーション手段とを備
えたことを特徴とする。更に、前記設計対象である半導
体集積回路の正常動作を確認終了後、前記時間差情報を
前記テストパターンに設定し直す手段を備えても良い。
【０００８】
【作用】本発明によるタイミング検証方法では、各入力
端子シンボルに設定した入力遅延時間、すなわち各入力
端子間の入力スキューを抽出し、入力遅延時間を考慮し
た論理シミュレーションを行い、この論理シミュレーシ
ョンにて半導体集積回路が正常動作した時点で、各入力
端子シンボルに設定した入力遅延時間を半導体集積回路
の動作を確認するためのテストパターンに付加する。
端子シンボルに設定した入力遅延時間、すなわち各入力
端子間の入力スキューを抽出し、入力遅延時間を考慮し
た論理シミュレーションを行い、この論理シミュレーシ
ョンにて半導体集積回路が正常動作した時点で、各入力
端子シンボルに設定した入力遅延時間を半導体集積回路
の動作を確認するためのテストパターンに付加する。
【０００９】また、本発明によるタイミング検証装置
は、半導体集積回路の設計時に、任意の遅延時間を設定
できる入力端子シンボルに、半導体集積回路が正常に動
作する最適の入力遅延時間の組み合せを設定してタイミ
ング検証を行う。
は、半導体集積回路の設計時に、任意の遅延時間を設定
できる入力端子シンボルに、半導体集積回路が正常に動
作する最適の入力遅延時間の組み合せを設定してタイミ
ング検証を行う。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のフロー図である。図２は
本発明に用いる入力端子シンボルに、各遅延情報を付加
した例である。図３は発明による検証装置を実現するた
めの構成を示し、論理シミュレータの入力となるテスト
パターンへ図２で用いた入力遅延情報を付加する流れに
沿って示している。
る。図１は本発明の一実施例のフロー図である。図２は
本発明に用いる入力端子シンボルに、各遅延情報を付加
した例である。図３は発明による検証装置を実現するた
めの構成を示し、論理シミュレータの入力となるテスト
パターンへ図２で用いた入力遅延情報を付加する流れに
沿って示している。
【００１１】まず、本発明のタイミング検証手法を用い
て半導体集積回路を設計する際、設計する回路の前段に
ある他の半導体製品から出力される出力信号が本半導体
集積回路の入力信号となる場合、この出力信号が本半導
体集積回路で使用するフリップフロップのデータ入力信
号とクロック入力信号となる場合を例にとって説明す
る。
て半導体集積回路を設計する際、設計する回路の前段に
ある他の半導体製品から出力される出力信号が本半導体
集積回路の入力信号となる場合、この出力信号が本半導
体集積回路で使用するフリップフロップのデータ入力信
号とクロック入力信号となる場合を例にとって説明す
る。
【００１２】半導体集積回路設計において、フリップフ
ロップの入力信号は、データ信号とクロック信号とが同
じタイミングで入力されるとセットアップもしくはホー
ルドタイムマージン不足のエラーで正常に動作しない。
これに対し、本発明ではマージン不足等のエラーを解消
するため、図２のとおり、入力遅延時間０ｎｓの端子Ｉ
Ｎ１に対してデータ信号が入力される端子ＤＡＴＡに１
０ｎｓ、クロック信号が入力される端子ＣＬＫに２０ｎ
ｓの遅延をもたせるため、回路設計時に各入力端子に遅
延情報を付加できるようになっている。
ロップの入力信号は、データ信号とクロック信号とが同
じタイミングで入力されるとセットアップもしくはホー
ルドタイムマージン不足のエラーで正常に動作しない。
これに対し、本発明ではマージン不足等のエラーを解消
するため、図２のとおり、入力遅延時間０ｎｓの端子Ｉ
Ｎ１に対してデータ信号が入力される端子ＤＡＴＡに１
０ｎｓ、クロック信号が入力される端子ＣＬＫに２０ｎ
ｓの遅延をもたせるため、回路設計時に各入力端子に遅
延情報を付加できるようになっている。
【００１３】次に、図１のとおり、回路図作成（Ｓ１）
に際し、回路の動作確認のためテストパターンを作成し
（Ｓ３）、論理シミュレーションを実行する。ここで、
論理シミュレーション実行時に図３の入力端子遅延情報
記憶部３２に記憶された各入力端子の入力遅延情報が、
テストパターンが各入力端子に入力される際に有効とな
り、この入力遅延情報にある時間だけ遅れてテストパタ
ーン入力部３１からのテストパターンが各入力端子に入
力されて行く（Ｓ２）。
に際し、回路の動作確認のためテストパターンを作成し
（Ｓ３）、論理シミュレーションを実行する。ここで、
論理シミュレーション実行時に図３の入力端子遅延情報
記憶部３２に記憶された各入力端子の入力遅延情報が、
テストパターンが各入力端子に入力される際に有効とな
り、この入力遅延情報にある時間だけ遅れてテストパタ
ーン入力部３１からのテストパターンが各入力端子に入
力されて行く（Ｓ２）。
【００１４】次に、論理シミュレータ部３４における論
理シミュレーション（Ｓ４）にて動作を確認（Ｓ５）
後、半導体集積回路製造用のネットリストとそれを検査
するためのテストパターンを作成する。そして、本発明
で用いる入力遅延時間を付加した入力端子は、ネットリ
ストにはその端子名のみが反映され、付加された入力遅
延情報は、図３のとおり入力遅延情報付加部３５にてテ
ストパターンに各入力端子の遅延情報を付加する（Ｓ
６）。
理シミュレーション（Ｓ４）にて動作を確認（Ｓ５）
後、半導体集積回路製造用のネットリストとそれを検査
するためのテストパターンを作成する。そして、本発明
で用いる入力遅延時間を付加した入力端子は、ネットリ
ストにはその端子名のみが反映され、付加された入力遅
延情報は、図３のとおり入力遅延情報付加部３５にてテ
ストパターンに各入力端子の遅延情報を付加する（Ｓ
６）。
【００１５】以上説明してきたように、本発明の入力端
子に遅延時間を付加して半導体集積回路を設計するタイ
ミング検討手法を用いることにより、回路図設計時に各
入力端子に最適の入力遅延時間を付加でき、最終的に半
導体集積回路製造に用いるネットリストを変更する必要
が無く、最適の入力遅延時間をテストパターンに付加す
ることができる。また、図３の遅延情報変更部３３を用
いて、回路中の各入力端子に等間隔に遅延時間をずらし
て付加し、論理シミュレーションを実行することによ
り、設計する半導体集積回路に入力される各信号間の遅
延時間が不明の場合、半導体集積回路中で起きる入力信
号のスキューによるタイミングエラーを前もって検証す
ることが可能となり、半導体集積回路の正常動作に対す
る信頼性を高めることができる。
子に遅延時間を付加して半導体集積回路を設計するタイ
ミング検討手法を用いることにより、回路図設計時に各
入力端子に最適の入力遅延時間を付加でき、最終的に半
導体集積回路製造に用いるネットリストを変更する必要
が無く、最適の入力遅延時間をテストパターンに付加す
ることができる。また、図３の遅延情報変更部３３を用
いて、回路中の各入力端子に等間隔に遅延時間をずらし
て付加し、論理シミュレーションを実行することによ
り、設計する半導体集積回路に入力される各信号間の遅
延時間が不明の場合、半導体集積回路中で起きる入力信
号のスキューによるタイミングエラーを前もって検証す
ることが可能となり、半導体集積回路の正常動作に対す
る信頼性を高めることができる。
【００１６】
【発明の効果】以上説明したように、本発明は、半導体
集積回路の設計時に入力端子に入力遅延時間情報を付加
し、論理シミュレーションにて動作の確認を可能とし、
確認後の入力遅延時間情報をテストパターンへ付加する
ことを可能としたので、最終的に、半導体集積回路の製
造に用いるネットリスト、テストパターンを作成する
際、何らネットリストを変更することなく作成できる効
果がある。また、論理シミュレーションにて動作を確認
する際は、テストパターンを変更することなく各入力信
号間の遅延時間を設定できるので、半導体集積回路中
で、入力信号のずれによって起こるタイミングエラーを
前もって検証できる効果がある。
集積回路の設計時に入力端子に入力遅延時間情報を付加
し、論理シミュレーションにて動作の確認を可能とし、
確認後の入力遅延時間情報をテストパターンへ付加する
ことを可能としたので、最終的に、半導体集積回路の製
造に用いるネットリスト、テストパターンを作成する
際、何らネットリストを変更することなく作成できる効
果がある。また、論理シミュレーションにて動作を確認
する際は、テストパターンを変更することなく各入力信
号間の遅延時間を設定できるので、半導体集積回路中
で、入力信号のずれによって起こるタイミングエラーを
前もって検証できる効果がある。
【図１】本発明の一実施例のフロー図である。
【図２】図１に示したフロー中の入力端子シンボルへ入
力遅延情報を付加した例を示した図である。
力遅延情報を付加した例を示した図である。
【図３】本発明による検証装置の構成を、入力遅延情報
を付加するフローに沿って示した図である。
を付加するフローに沿って示した図である。
１ 入力端子 ２ 入力端子名 ３ 各端子の遅延時間 ４ 半導体集積回路の内部回路
Claims (4)
- 【請求項１】設計対象である半導体集積回路の各入力端
子に入力される信号の時間差情報を、前記半導体集積回
路の回路接続情報の前記各入力端子に対応させて設定
し、前記半導体集積回路の動作確認用テストパターンと
前記入力端子に対応させて設定された前記時間差情報を
有する回路接続情報とを用いて論理シミュレーションを
行って、前記半導体集積回路のタイミング検証を行うこ
とを特徴とするタイミング検証方法。 - 【請求項２】請求項１記載のタイミング検証方法によっ
て前記設計対象である半導体集積回路の正常動作を確認
終了後、前記時間差情報を前記テストパターンに設定し
直すことを特徴とするテストパターン生成方法。 - 【請求項３】設計対象である半導体集積回路の各入力端
子に入力される信号の時間差情報を記憶する記憶手段
と、前記時間差情報を変更する手段と、設計対象である
半導体集積回路の各入力端子に入力される信号の時間差
情報を、前記半導体集積回路の回路接続情報の前記各入
力端子に対応させて設定する手段と、前記半導体集積回
路の動作確認用テストパターンを作成するテストパター
ン作成手段と、前記テストパターンと前記入力端子に対
応させて設定された前記時間差情報を有する回路接続情
報とを用いて論理シミュレーションを行い、前記半導体
集積回路のタイミング検証を行う論理シミュレーション
手段とを備えたことを特徴とするタイミング検証装置。 - 【請求項４】請求項３記載のタイミング検証装置によっ
て前記設計対象である半導体集積回路の正常動作を確認
終了後、前記時間差情報を前記テストパターンに設定し
直す手段を備えたことを特徴とするタイミング検証装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314655A JP2863779B2 (ja) | 1993-12-15 | 1993-12-15 | タイミング検証方法及び検証装置及びテストパターン生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314655A JP2863779B2 (ja) | 1993-12-15 | 1993-12-15 | タイミング検証方法及び検証装置及びテストパターン生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07167925A JPH07167925A (ja) | 1995-07-04 |
| JP2863779B2 true JP2863779B2 (ja) | 1999-03-03 |
Family
ID=18055947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5314655A Expired - Fee Related JP2863779B2 (ja) | 1993-12-15 | 1993-12-15 | タイミング検証方法及び検証装置及びテストパターン生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863779B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282904A (ja) * | 2008-05-26 | 2009-12-03 | Fujitsu Ltd | 回路シミュレーションプログラム、回路シミュレーション装置及び回路シミュレーション方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728793B2 (ja) * | 1991-03-25 | 1998-03-18 | 三菱電機株式会社 | 論理シミュレーション装置 |
| JPH05143666A (ja) * | 1991-11-19 | 1993-06-11 | Ricoh Co Ltd | テストパターン作成シミユレーシヨンシステム |
-
1993
- 1993-12-15 JP JP5314655A patent/JP2863779B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07167925A (ja) | 1995-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6216256B1 (en) | Semiconductor integrated circuit and method of designing the same | |
| US5717928A (en) | System and a method for obtaining a mask programmable device using a logic description and a field programmable device implementing the logic description | |
| US7333909B1 (en) | Method of and circuit for verifying a data transfer protocol | |
| US20070129923A1 (en) | Dynamic synchronizer simulation | |
| JP2863779B2 (ja) | タイミング検証方法及び検証装置及びテストパターン生成方法 | |
| JP2008047121A (ja) | 半導体集積回路の間接シミュレーション方法及び装置 | |
| US6218861B1 (en) | Functional block and semiconductor integrated circuit architected by a plurality of functional blocks in combination | |
| JPH1131162A (ja) | 論理回路のシミュレーション装置及び論理検証方法 | |
| JP2000195960A (ja) | 半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法 | |
| US7072821B1 (en) | Device and method for synchronizing an asynchronous signal in synthesis and simulation of a clocked circuit | |
| US6405336B1 (en) | Device and method for testing a semiconductor | |
| JP2002073714A (ja) | タイミング解析装置、ネットリスト変更方法および記録媒体 | |
| JPH04357569A (ja) | 論理シミュレータ | |
| JP3917342B2 (ja) | 論理検証用テストプログラム生成装置 | |
| KR0154790B1 (ko) | 시뮬레이션 벡터 검증 방법과 테스트 벡터로의 변환 방법 | |
| JP2962232B2 (ja) | スキャンパス回路の自動配置配線方法 | |
| JP2984522B2 (ja) | 回路検証システム | |
| JP2979798B2 (ja) | テストパタン保証方法 | |
| JPH0261569A (ja) | シリアルシフトレジスタ | |
| JPH117461A (ja) | 論理シミュレーション方法およびテストパターン生成装置 | |
| JP2838599B2 (ja) | テスト容易化回路 | |
| JP3165809B2 (ja) | ディジタルｌｓｉシミュレーション結果の判定方法 | |
| JP2624135B2 (ja) | タイミング解析方法 | |
| JPH04313162A (ja) | 論理シミュレーション装置 | |
| JPH0754534B2 (ja) | スキャンパス論理検証方法及びその装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970513 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |
|
| LAPS | Cancellation because of no payment of annual fees |