JP2984522B2 - 回路検証システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は回路検証システムに関
し、特に所定の回路に入力される信号のタイミング等に
よって誤動作が発生する可能性が有るか否か等を検証す
る回路検証システムに関する。

【０００２】

【従来の技術】少なくとも１つの入力端子及び出力端子
をもち、これらの入力端子に入力された信号に対し所定
の単位の処理を行い出力端子から出力する、例えばフリ
ップフロップやＮＡＮＤゲートなどの単位ゲート回路の
複数個を互いに接続し、少なくとも１つ設けられた外部
入力端子から入力された信号に対して所定の処理を行い
その処理結果を外部出力端子から出力する回路に対し、
誤動作が発生する可能性が有るか否か等を検証する従来
の回路検証システムにおいては、一般的には、上記回路
（以下、検証対象の回路という）の各単位ゲート回路に
対し、これら単位ゲート回路の動作がクリティカルとな
るよう信号のテストパターンを設計，作成してこのテス
トパターンにより遅延シミュレーションを行った後、フ
リップフロップに対しては更にタイミング・シミュレー
ションを行っていた。

【０００３】この例（第１の例）では、遅延シミュレー
ションを行った後、更にフリップフロップに関してタイ
ミング・シミュレーションを行う構成となっており、二
度手間となる上タイミング・シミュレーションには時間
がかかるため、効率的な回路検証，回路設計ができなか
った。

【０００４】この問題を解決するために、検証対象のフ
リップフロップに並列に、このフリップフロップに入力
される信号に対しタイミングの検証ができるタイミング
検証回路を設け、テストパターンによる遅延シミュレー
ションと同時に、フリップフロップに対するタイミング
検討ができるようにした例がある（例えば、特開平２−
１７３７１号公報参照）。

【０００５】図４は遅延シミュレーションと同時にフリ
ップフロップのタイミング検証を行う回路検証システム
のタイミング検証回路とその周辺の回路図、図５はこの
タイミング検証回路の各部信号のタイミング図である。

【０００６】この回路検証システム（第２の例）のタイ
ミング検証回路２０は、検証対象のフリップフロップ１
０ａに入力されるクロック信号ＣＫ１の４倍の周波数の
クロック信号ＣＫ４をそれぞれクロック信号入力端子Ｃ
Ｋに入力し、フリップフロップ１０ａへのセット信号
Ｓ，リセット信号Ｒ及びデータＤ１をデータ入力端子Ｄ
にそれぞれ対応して入力するフリップフロップＦＦ１，
ＦＦ２，ＦＦ３と、これらフリップフロップＦＦ１，Ｆ
Ｆ２，ＦＦ３それぞれの出力Ｑとデータ入力端子Ｄへの
入力信号との排他的論理和（ＥＸ−ＯＲ）をとるＥＸ−
ＯＲゲートＥＯＧ１〜ＥＯＧ３と、それぞれクロック信
号ＣＫ１とこのクロック信号ＣＫ１の２倍の周波数のク
ロック信号ＣＫ２とＥＸ−ＯＲゲートＥＯＧ１〜ＥＯＧ
３の出力信号のうちの互いに異なる１つとを入力するＡ
ＮＤゲートＡＧ１〜ＡＧ３とを備えた構成となってい
る。

【０００７】クロック信号ＣＫ１の立上りタイミングｔ
１に対し、データＤ１がｔ２のタイミングで立上った場
合、フリップフロップＦＦ３の出力Ｑはｔ３のタイミン
グのクロック信号ＣＫ４の立上りに同期して立上る。こ
の信号とデータＤ１とによりＥＸ−ＯＲゲートＥＯＧ３
の出力には短いパルス幅のパルスが発生する。さらにこ
のＥＸ−ＯＲゲートＥＯＧ３の出力とクロック信号ＣＫ
１，ＣＫ２とにより３入力のＡＮＤゲートＡＧ３の出力
端の外部出力端子にスパイク状のパルスが発生し、クリ
ティカルな動作タイミングによるスパイクノイズが発生
することが検証できる。また、ｔ４のタイミングでデー
タＤ１が立上る場合には、ＡＮＤゲートＡＧ３の出力端
からはスパイク状のパルスは発生せず、タイミングとし
て問題ないことがわかる。

【０００８】

【発明が解決しようとする課題】上述した従来の回路検
証システムは、第１の例では、テストパターンによる遅
延シミュレーションを行った後、更にフリップフロップ
に関してタイミング・シミュレーションを行う構成とな
っているので、二度手間となる上タイミング・シミュレ
ーションに時間がかかるため効率的な回路検証，回路設
計が行えないという問題点があり、第２の例では、検証
対象のフリップフロップと並列にタイミング検証回路を
設けてこのフリップフロップに関するタイミングの検証
を、テストパターンによる遅延シミュレーションと同時
に行う構成となっているので、回路検証，回路設計の効
率はかなり改善されるものの依然としてテストパターン
による遅延シミュレーションが残っており、テストパタ
ーンの設計，遅延シミュレーションの実行等に時間がか
かり、回路検証，回路設計の完了が遅れるという問題点
があった。

【０００９】本発明の目的は、テストパターンの設計，
作成の必要がなく回路検証及び回路設計を短期間に行う
ことができる回路検証システムを提供することにある。

【００１０】

【課題を解決するための手段】本発明の回路検証システ
ムは、それぞれ少なくとも１つの入力端子及び出力端子
をもち前記入力端子に入力された信号に対し所定の単位
処理を行い前記出力端子から出力する複数の単位ゲート
回路を互いに接続し少なくとも１つの外部入力端子から
入力された信号に対して所定の処理を行いその処理結果
を外部出力端子から出力する検証対象の回路を所定の形
態で入力する検証対象回路入力手段と、前記検証対象の
回路にどんなクロック信号が使用されるかを識別するク
ロック信号識別手段と、前記検証対象の回路の入力信号
及び生成信号の全てに対してこれら信号が前記クロック
信号のどれに同期しているかを調査する同期調査手段
と、前記検証対象の回路の所定の単位ゲート回路の所定
の入力端子から外部入力端子方向へ向って信号経路を溯
り全ての信号経路を導き出す信号経路導出手段と、所定
の条件のときにはスパイクノイズが発生する可能性があ
ると予め認められたスパイク発生可能性回路のデータを
記憶する記憶手段と、前記検証対象の回路の所定の単位
ゲート回路の入力端子の信号経路に対し前記記憶手段の
スパイク発生可能性回路のデータ及び同期調査手段によ
る調査結果を参照してこれら信号経路中にスパイクノイ
ズ発生可能性回路が存在するか否かを判定する判定手段
と、この判定手段による判定結果を出力する出力手段と
を有している。

【００１１】また、判定手段が、記憶手段の記憶データ
を参照して、所定の単位ゲート回路の所定の入力端子に
対する信号経路を溯り到達した回路，端子が外部入力端
子でありこの外部入力端子がクロック信号入力用でなく
かつこの信号経路の単位ゲート回路の入力端子がセット
信号入力用，リセット信号入力用でないとき、到達した
回路，端子が中間の単位ゲート回路でありこの単位ゲー
ト回路にクロック信号入力がありかつこのクロック信号
とその他のデータ入力，信号入力とが同一クロック信号
に同期しているとき、前記中間の単位ゲート回路にクロ
ック信号入力がなく入力信号の２つ以上が同一クロック
信号に同期しておりかつこれら入力信号のうちの１つが
クロック信号でないとき、前記中間の単位ゲート回路に
クロック信号入力がなく入力信号の２つ以上が同一クロ
ック信号の同期信号でなくかつこの信号経路の単位ゲー
ト回路の入力端子がセット信号入力用，リセット信号入
力用でないとき、これら回路，端子をスパイクノイズ発
生可能性回路と判断するよう構成される。

【００１２】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１３】図１は本発明の一実施例を示すブロック図
である。

【００１４】この実施例は、検証対象の回路を、例えば
各単位ゲート回路名、各単位ゲート回路の入力端子，出
力端子及び入力信号名，出力信号名、各単位ゲート回路
相互間の接続関係等のデータとして入力する検証対象回
路入力部１と、この検証対象回路入力部１で入力された
検証対象の回路のデータからこの検証対象の回路にどん
なクロック信号が使用されているかを識別するクロック
信号識別手段２と、検証対象の回路の入力信号及びこの
回路中で生成された信号の全てに対してこれら信号が上
記クロック信号のどれに同期しているかを調査する同期
調査手段３と、検証対象の回路の所定の単位ゲート回路
の所定の入力端子（例えばクロック信号入力用，セット
信号用リセット信号用）から外部入力端子方向に向って
信号経路を溯り全ての信号経路を導き出す信号経路導出
部と、入力信号，クロック信号，同期関係等が所定の条
件のときスパイクノイズが発生する可能性があると予め
認められたスパイクノイズ発生可能性回路のデータを記
憶する記憶部５と、検証対象の回路の単位ゲート回路の
所定の入力端子の信号経路に対し記憶部５のスパイクノ
イズ発生可能性回路のデータ及び同期調査手段３の調査
結果を参照してこれら信号経路中にスパイクノイズ発生
可能性回路が存在するか否かを判定するスパイク発生回
路の有無判定手段６と、このスパイク発生回路の有無判
定手段６による判定結果を出力する判定結果出力部７と
を有する構成となっている。

【００１５】スパイクノイズ発生可能性回路としては、
所定の単位ゲート回路の所定の入力端子に対する信号経
路を溯り到達した回路、端子が外部入力端子でありこの
外部入力端子がクロック信号入力用でなくかつ上記単位
ゲート回路の入力端子がセット信号入力用，リセット信
号入力用でない回路、中間の単位ゲート回路でありこの
単位ゲート回路にクロック信号入力がありかつこのクロ
ック信号とその他のデータ入力，信号入力とが同一クロ
ック信号に同期している回路、中間の単位ゲート回路に
クロック信号入力がなく入力信号の２つ以上が同一クロ
ック信号に同期しておりかつこれら入力信号のうちの１
つがクロック信号でない回路、中間の単位ゲート回路に
クロック信号入力がなく入力信号の２つ以上が同一クロ
ック信号の同期信号でなくかつこの信号経路の最初の単
位ゲート回路の入力端子がセット信号入力用，リセット
信号入力用でない回路などがある。

【００１６】次に、この実施例の動作について説明す
る。

【００１７】まず、検証対象の回路の諸データを入力し
た後、この検証対象の回路にどんなクロック信号が使用
されているか識別し、入力信号及び中間の生成信号等が
上記クロックのどれに同期しているかを調査する。一
方、検証対象の回路の所定の単位ゲート回路の所定の入
力端子から外部入力端子方向へ向って信号経路を溯り全
ての信号経路を導出する。そしてこの導出された信号経
路に対し、スパイク発生回路の有無判定手段６におい
て、同期調査手段３による調査結果及び記憶部５スパイ
クノイズ発生可能性回路のデータに基ずいて回路検証が
行なわれる。

【００１８】図２はこのスパイク発生回路の有無判定手
段６による回路検証手順を説明するためのフローチャー
トである。

【００１９】まず、信号経路を溯って到達した回路，端
子が外部入力端子でその入力信号がクロック信号であれ
ば正常回路と判定する（Ｓ１，Ｓ２）。これは、クロッ
ク信号が直接検証対象の端子に入力されている場合を判
定する。外部入力端子でありその入力信号がクロック信
号でなく、検証対象の端子がセット信号入力用，リセッ
ト信号入力用であれば正常回路、そうでなければスパイ
クノイズ発生可能性回路（異常）と判定する（Ｓ１〜Ｓ
３）。これはクロック信号で同期化されていない信号が
直接検証対象端子に入力されている場合を判定する。

【００２０】外部入力端子でなく（単位ゲート回路）、
単位ゲート回路にクロック端子がありデータ端子とクロ
ック端子の信号が同一クロック同期信号でなければ正常
回路と判定する（Ｓ５，Ｓ６）。データ端子とクロック
端子の信号が同一クロック同期信号であればスパイクノ
イズ発生可能性回路と判定する（Ｓ５，Ｓ６）。これ
は、データ端子とクロック端子の信号が同相の信号の場
合、その出力にスパイクノイズが発生し、スパイクノイ
ズが検証対象端子に入力される場合を判定する。

【００２１】単位ゲート回路にクロック端子がない場
合、全入力端子が同一信号であれば信号経路を溯り１段
前の回路に進み（Ｓ５，Ｓ７，Ｓ１１）、ステップＳ１
から同様の手順を繰り返す。全入力端子が同一信号でな
い場合、入力信号の２つ以上が２つ以上が同一クロック
同期信号であり、そのうち１つがクロック信号であれば
正常回路（Ｓ７，Ｓ８，Ｓ９）、なければスパイクノイ
ズ発生可能性回路と判定する。これは、クロック信号に
同期した信号が組み合わせ回路に入力されている場合、
その出力にスパイクノイズが発生して検証対象端子に入
力される場合を判定する。

【００２２】入力信号の２つ以上が同一クロック同期信
号でなく、検証対象端子がセット信号入力用，リセット
信号入力用であれば信号経路を溯って１段前の単位ゲー
ト回路に進み（Ｓ８，Ｓ１０）、ステップＳ１から同様
の手順を繰り返す。検証端子がセットリセット端子であ
る２．８がＮＯであればスパイク発生可能性回路と判定
する。これは、クロック同期化されていない信号がクロ
ック端子に入力している場合を判定する。

【００２３】図３（ａ），（ｂ）はそれぞれこの実施例
により検証される検証対象の回路の具体的な回路図及び
その各部信号のタイミング図である。

【００２４】検証対象のフリップフロップ１０のクロッ
ク端子ＣＫを検証の開始点とする。まず、信号経路を溯
って到達したバッファ回路１１は外部入力端子ではな
く、入力端子にクロック端子がなく全入力端子が同一信
号であるので、更に信号経路を溯って１段前の単位ゲー
ト回路に進む。２入力のＡＮＤゲート１２は外部入力端
子ではなく、入力端子にクロック端子がなく全入力端子
は同一信号でなく、入力信号Ａ，Ｂの２つが同一クロッ
ク同期信号であり、それらはクロック信号ではないの
で、スパイクノイズ発生可能性回路と判定する。

【００２５】入力信号Ａ，Ｂが同一クロック同期でそれ
ぞれ“０”→“１”，“１”→“０”に変化した場合、
ＡＮＤゲート１２の出力Ｃはスパイク状のパルスを発生
する。このスパイク状のパルスはバッファ回路１１の出
力にあらわれ、フリップフロップ１０のクロック端子Ｃ
Ｋに入力され、データ端子Ｄの値が正しく保持できずそ
の出力値（ＯＵＴ）は不定になる。

【００２６】この実施例においては、遅延シミュレーシ
ョンやタイミング・シミュレーションを行なわないの
で、テストパターンの設計や作成の必要がなく、また回
路検証による回路設計へのフィードバックが速かにで
き、回路検証，回路設計の期間の短縮することができ
る。

【００２７】

【発明の効果】以上説明したように本発明は、検証対象
の回路の各信号経路中にスパイクノイズ発生可能性回路
が存在するか否かを、検証対象の回路の諸データと予め
設定され記憶されたスパイクノイズ発生可能性回路のデ
ータとにより判定する構成とすることにより、従来例の
ようにテストパターンによる遅延シミュレーションやタ
イミング・シミュレーションを行なわなくて済み、テス
トパターンの設計，作成の必要がなく、また、回路検証
のフィードバックが回路設計に速かにできるので、回路
検証及び回路設計を短期間に行うことができる効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１に示された実施例の動作を説明するための
スパイク発生回路の有無判定手段の動作フローチャート
である。

【図３】図１に示された実施例により検証される検証対
象の回路の具体的な回路図及びその各部信号のタイミン
グ図である。

【図４】従来の回路検証システムのタイミング検証回路
とその周辺の回路図である。

【図５】図４に示されたタイミング検証回路のタイミン
グ図である。

【符号の説明】

１ 検証対象回路入力部 ２ クロック信号識別手段 ３ 同期検査手段 ４ 信号経路導出部 ５ 記憶部 ６ スパイク発生回路の有無判定手段 ７ 判定結果出力部 １０，１０ａ 検証対象のフリップフロップ １１ バッファ回路 １２ ＡＮＤゲート ２０ タイミング検証回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれ少なくとも１つの入力端子及び
   出力端子をもち前記入力端子に入力された信号に対し所
   定の単位処理を行い前記出力端子から出力する複数の単
   位ゲート回路を互いに接続し少なくとも１つの外部入力
   端子から入力された信号に対して所定の処理を行いその
   処理結果を外部出力端子から出力する検証対象の回路を
   所定の形態で入力する検証対象回路入力手段と、前記検
   証対象の回路にどんなクロック信号が使用されるかを識
   別するクロック信号識別手段と、前記検証対象の回路の
   入力信号及び生成信号の全てに対してこれら信号が前記
   クロック信号のどれに同期しているかを調査する同期調
   査手段と、前記検証対象の回路の所定の単位ゲート回路
   の所定の入力端子から外部入力端子方向へ向って信号経
   路を溯り全ての信号経路を導き出す信号経路導出手段
   と、所定の条件のときにはスパイクノイズが発生する可
   能性があると予め認められたスパイク発生可能性回路の
   データを記憶する記憶手段と、前記検証対象の回路の所
   定の単位ゲート回路の入力端子の信号経路に対し前記記
   憶手段のスパイク発生可能性回路のデータ及び同期調査
   手段による調査結果を参照してこれら信号経路中にスパ
   イクノイズ発生可能性回路が存在するか否かを判定する
   判定手段と、この判定手段による判定結果を出力する出
   力手段とを有することを特徴とする回路検証システム。
2. 【請求項２】 判定手段が、記憶手段の記憶データを参
   照して、所定の単位ゲート回路の所定の入力端子に対す
   る信号経路を溯り到達した回路，端子が外部入力端子で
   ありこの外部入力端子がクロック信号入力用でなくかつ
   この信号経路の単位ゲート回路の入力端子がセット信号
   入力用，リセット信号入力用でないとき、到達した回
   路，端子が中間の単位ゲート回路でありこの単位ゲート
   回路にクロック信号入力がありかつこのクロック信号と
   その他のデータ入力，信号入力とが同一クロック信号に
   同期しているとき、前記中間の単位ゲート回路にクロッ
   ク信号入力がなく入力信号の２つ以上が同一クロック信
   号に同期しておりかつこれら入力信号のうちの１つがク
   ロック信号でないとき、前記中間の単位ゲート回路にク
   ロック信号入力がなく入力信号の２つ以上が同一クロッ
   ク信号の同期信号でなくかつこの信号経路の単位ゲート
   回路の入力端子がセット信号入力用，リセット信号入力
   用でないとき、これら回路，端子をスパイクノイズ発生
   可能性回路と判断するよう構成された請求項１記載の回
   路検証システム。