JP2862151B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP2862151B2 JP2862151B2 JP40163490A JP40163490A JP2862151B2 JP 2862151 B2 JP2862151 B2 JP 2862151B2 JP 40163490 A JP40163490 A JP 40163490A JP 40163490 A JP40163490 A JP 40163490A JP 2862151 B2 JP2862151 B2 JP 2862151B2
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- JP
- Japan
- Prior art keywords
- input
- programmable controller
- sequence
- cpu
- memory
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子機器を自動制御す
るプログラマブルコントローラに関し、詳しくは制御対
象の電子機器を拡張することの可能なプログラマブルコ
ントローラに関する。
るプログラマブルコントローラに関し、詳しくは制御対
象の電子機器を拡張することの可能なプログラマブルコ
ントローラに関する。
【０００２】
【従来の技術】従来のプログラマブルコントローラは、
図４に示すように一般的にシーピーユー（ＣＰＵ）モジ
ュール１と、オプション入出力モジュール７から主に構
成される。
図４に示すように一般的にシーピーユー（ＣＰＵ）モジ
ュール１と、オプション入出力モジュール７から主に構
成される。
【０００３】オプション入出力モジュール７は制御対象
の機器とＣＰＵモジュールの間にあって、制御対象の機
器に対する入出力信号と、ＣＰＵモジュールに対する入
出力信号をそれぞれの伝送形態に対応させた信号に相互
変換する。また、オプション入出力モジュールはバスイ
ンタフェース８を介してＣＰＵモジュール１とは着脱自
在に接続することができる。
の機器とＣＰＵモジュールの間にあって、制御対象の機
器に対する入出力信号と、ＣＰＵモジュールに対する入
出力信号をそれぞれの伝送形態に対応させた信号に相互
変換する。また、オプション入出力モジュールはバスイ
ンタフェース８を介してＣＰＵモジュール１とは着脱自
在に接続することができる。
【０００４】ＣＰＵモジュール１内のＣＰＵ２は前回の
スキャンタイムでリンクメモリ５に格納のされた、制御
対象機器からの入力信号を順次に読出して、シーケンス
演算を実行する。また、シーケンス演算の結果は制御対
象機器への出力信号としてリンクメモリ５に書き込まれ
る（図５の区間Ｔ２）。
スキャンタイムでリンクメモリ５に格納のされた、制御
対象機器からの入力信号を順次に読出して、シーケンス
演算を実行する。また、シーケンス演算の結果は制御対
象機器への出力信号としてリンクメモリ５に書き込まれ
る（図５の区間Ｔ２）。
【０００５】シーケンス演算の終了の後ＣＰＵモジュー
ル１内のＣＰＵ２はリンクメモリ５の出力信号を読出し
オプション入出力モジュール７の共通メモリ１１に転送
すると共に、共通メモリ１１から次回のシーケンス演算
に用いる入力信号をＣＰＵモジュール１内のリンクメモ
リ５に転送する（図５の区間Ｔ２）。
ル１内のＣＰＵ２はリンクメモリ５の出力信号を読出し
オプション入出力モジュール７の共通メモリ１１に転送
すると共に、共通メモリ１１から次回のシーケンス演算
に用いる入力信号をＣＰＵモジュール１内のリンクメモ
リ５に転送する（図５の区間Ｔ２）。
【０００６】
【発明が解決しようとする課題】従来のプログラマブル
コントローラでは、ＣＰＵモジュール１においてシーケ
ンス演算処理およびオプション入出力モジュール７との
間の入出力処理を複数の入出力信号に対して各処理毎に
一括的に実行するために、リンクメモリ５を設けてい
る。しかしながら、オプション入出力モジュール７の接
続可能台数はリンクメモリ５のメモリ容量に制約を受け
てしまう。また、オプション入出力モジュール７とＣＰ
Ｕモジュール１との間の外部データ転送およびＣＰＵモ
ジュール１内の内部データ転送の２回のデータ転送処理
が発生するため、演算サイクルタイム（スキャンタイ
ム）が長くなるという不具合が従来装置にはあった。
コントローラでは、ＣＰＵモジュール１においてシーケ
ンス演算処理およびオプション入出力モジュール７との
間の入出力処理を複数の入出力信号に対して各処理毎に
一括的に実行するために、リンクメモリ５を設けてい
る。しかしながら、オプション入出力モジュール７の接
続可能台数はリンクメモリ５のメモリ容量に制約を受け
てしまう。また、オプション入出力モジュール７とＣＰ
Ｕモジュール１との間の外部データ転送およびＣＰＵモ
ジュール１内の内部データ転送の２回のデータ転送処理
が発生するため、演算サイクルタイム（スキャンタイ
ム）が長くなるという不具合が従来装置にはあった。
【０００７】そこで、本発明の目的は、このような点に
鑑みて、演算サイクルタイムを短縮し、かつＣＰＵモジ
ュールに多数のオプション入出力モジュールを接続する
ことの可能なプログラマブルコントローラを提供するこ
とにある。
鑑みて、演算サイクルタイムを短縮し、かつＣＰＵモジ
ュールに多数のオプション入出力モジュールを接続する
ことの可能なプログラマブルコントローラを提供するこ
とにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、プログラマブルコントローラ本体
に対して脱着可能な１以上の入出力モジュールを有する
プログラマブルコントローラであって、前記入出力モジ
ュールの各々には前記プログラマブルコントローラ本体
におけるシーケンス演算の対象となる入力信号および当
該シーケンス演算の結果として得られる出力信号を記憶
しておく記憶手段を設け、前記プログラマブルコントロ
ーラ本体には、前記シーケンス演算を規定したシーケン
スプログラムの中のシーケンス命令により、前記記憶手
段に対してアドレスを指定して直接前記入力信号および
前記出力信号を読み／書きする記憶制御手段を設けたこ
とを特徴とする。
るために、本発明は、プログラマブルコントローラ本体
に対して脱着可能な１以上の入出力モジュールを有する
プログラマブルコントローラであって、前記入出力モジ
ュールの各々には前記プログラマブルコントローラ本体
におけるシーケンス演算の対象となる入力信号および当
該シーケンス演算の結果として得られる出力信号を記憶
しておく記憶手段を設け、前記プログラマブルコントロ
ーラ本体には、前記シーケンス演算を規定したシーケン
スプログラムの中のシーケンス命令により、前記記憶手
段に対してアドレスを指定して直接前記入力信号および
前記出力信号を読み／書きする記憶制御手段を設けたこ
とを特徴とする。
【０００９】
【作用】本発明は、シーケンス演算に用いる入出力信号
をシーケンス演算実行時に入出力モジュールの記憶手段
から直接シーケンス命令により読出すようにしたので、
従来のように入出力信号の一時記憶メモリをプログラマ
ブルコントローラ本体側に設ける必要はない。
をシーケンス演算実行時に入出力モジュールの記憶手段
から直接シーケンス命令により読出すようにしたので、
従来のように入出力信号の一時記憶メモリをプログラマ
ブルコントローラ本体側に設ける必要はない。
【００１０】また、プログラマブルコントローラ本体に
おける入出力信号の転送処理も従来の２回に比べ１回で
すみ、スキャンタイムの短縮化に寄与することができ
る。
おける入出力信号の転送処理も従来の２回に比べ１回で
すみ、スキャンタイムの短縮化に寄与することができ
る。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１２】図１は本発明実施例におけるプログラマブ
ルコントローラの回路構成を示す。
ルコントローラの回路構成を示す。
【００１３】なお、図４に示す従来例の同一箇所には同
一の符号を付し、詳細な説明を省略する。
一の符号を付し、詳細な説明を省略する。
【００１４】図１において、ＣＰＵ２１モジュール（本
発明のプログラマブルコントローラ本体）内のＣＰＵ２
２はユーザプログラムメモリ３に格納されているシーケ
ンスプログラムを実行することによりシーケンス演算処
理を行う。ユーザデータメモリ２４はこのシーケンス演
算用の各種データを一時格納する。なお、ユーザデータ
メモリ２４には入出力信号用のリンクメモリ領域が設け
られていない。
発明のプログラマブルコントローラ本体）内のＣＰＵ２
２はユーザプログラムメモリ３に格納されているシーケ
ンスプログラムを実行することによりシーケンス演算処
理を行う。ユーザデータメモリ２４はこのシーケンス演
算用の各種データを一時格納する。なお、ユーザデータ
メモリ２４には入出力信号用のリンクメモリ領域が設け
られていない。
【００１５】オプション入出力モジュール２７上の共通
メモリ２１（本発明の記憶手段）は、ＣＰＵ２１モジュ
ール側のリンクメモリとして機能し、ＣＰＵモジュール
２１側のＣＰＵ２２およびオプション入出力モジュール
２７側のＣＰＵ１０により読み／書き可能である。
メモリ２１（本発明の記憶手段）は、ＣＰＵ２１モジュ
ール側のリンクメモリとして機能し、ＣＰＵモジュール
２１側のＣＰＵ２２およびオプション入出力モジュール
２７側のＣＰＵ１０により読み／書き可能である。
【００１６】外部インタフェース２９を介して制御対象
機器に対して入出力信号を転送するタイミングになった
ときに、ＣＰＵ１０は共通メモリ２１に対して読み／書
きを行う。
機器に対して入出力信号を転送するタイミングになった
ときに、ＣＰＵ１０は共通メモリ２１に対して読み／書
きを行う。
【００１７】なお、本実施例ではＣＰＵ２２が、本発明
の記憶制御手段としてバスインタフェース８に対するア
ドレス指定を行ったときに、バスインタフェース８が共
通メモリ２１とＣＰＵ２２をバス接続し、ＣＰＵ２２の
共通メモリ２１に対するアクセスを可能とする。
の記憶制御手段としてバスインタフェース８に対するア
ドレス指定を行ったときに、バスインタフェース８が共
通メモリ２１とＣＰＵ２２をバス接続し、ＣＰＵ２２の
共通メモリ２１に対するアクセスを可能とする。
【００１８】以下、ＣＰＵモジュール２１のシーケンス
演算動作を図３のフローチャートを参照しながら説明す
る。
演算動作を図３のフローチャートを参照しながら説明す
る。
【００１９】シーケンスプログラムの実行タイミングに
なると（図２のタイミングＴＴ１）、ＣＰＵ２２は内部
のプログラムカウンタをユーザプログラムメモリ３の先
頭アドレスに初期設定した後、先頭位置のシーケンス命
令をユーザプログラムメモリ３から読出す（図３のステ
ップＳ１０→Ｓ２０）。
なると（図２のタイミングＴＴ１）、ＣＰＵ２２は内部
のプログラムカウンタをユーザプログラムメモリ３の先
頭アドレスに初期設定した後、先頭位置のシーケンス命
令をユーザプログラムメモリ３から読出す（図３のステ
ップＳ１０→Ｓ２０）。
【００２０】ＣＰＵ２２はシーケンス命令の中の演算デ
ータの識別コードに基づき、演算データの読み／書き対
象のメモリを判別し（図３のステップＳ３０，Ｓ１０
０）、対応のメモリに対するアドレス指定を行ってシー
ケンス演算のためのデータの読み／書きを行う。
ータの識別コードに基づき、演算データの読み／書き対
象のメモリを判別し（図３のステップＳ３０，Ｓ１０
０）、対応のメモリに対するアドレス指定を行ってシー
ケンス演算のためのデータの読み／書きを行う。
【００２１】本実施例ではシーケンス演算時に、直接オ
プション入出力モジュール２７の共通メモリ２１に読み
／書きを行う点が従来例と異なる。このため、従来例で
は必要であったＣＰＵモジュール側のリンクメモリが不
要となる。
プション入出力モジュール２７の共通メモリ２１に読み
／書きを行う点が従来例と異なる。このため、従来例で
は必要であったＣＰＵモジュール側のリンクメモリが不
要となる。
【００２２】一方、読出したシーケンス命令がメモリか
らの読み／書き以外の動作を指示する命令であればその
他処理を従来通り実行する（図３のステップＳ３０→Ｓ
１００→Ｓ１１０）。
らの読み／書き以外の動作を指示する命令であればその
他処理を従来通り実行する（図３のステップＳ３０→Ｓ
１００→Ｓ１１０）。
【００２３】以下、このようなシーケンス命令の種類に
応じた演算を実行する毎にプログラムカウンタを更新
し、プログラム処理部分まで上述の処理を繰り返し実行
する（図３のステップＳ２０〜Ｓ３００→Ｓ３１０のル
ープ処理）。
応じた演算を実行する毎にプログラムカウンタを更新
し、プログラム処理部分まで上述の処理を繰り返し実行
する（図３のステップＳ２０〜Ｓ３００→Ｓ３１０のル
ープ処理）。
【００２４】
【発明の効果】以上、説明したように、本発明によれ
ば、入出力信号の記憶手段を各入出力モジュール側に設
けることで、プログラマブルコントローラ本体側には入
出力信号用の記憶手段が不要となる。このため、従来で
は入出力モジュールの設置台数に応じて上記記憶手段の
メモリ容量も可変としていたが、本発明によれば入出力
モジュールの設置台数すなわち、システムの規模に関係
なく、プログラマブルコントローラ本体を共通化するこ
とができるという効果も得られる。
ば、入出力信号の記憶手段を各入出力モジュール側に設
けることで、プログラマブルコントローラ本体側には入
出力信号用の記憶手段が不要となる。このため、従来で
は入出力モジュールの設置台数に応じて上記記憶手段の
メモリ容量も可変としていたが、本発明によれば入出力
モジュールの設置台数すなわち、システムの規模に関係
なく、プログラマブルコントローラ本体を共通化するこ
とができるという効果も得られる。
【図１】本発明実施例の回路構成を示すブロック図であ
る。
る。
【図２】本発明実施例の動作内容を示す説明図である。
【図３】本発明実施例の動作手順を示すフローチャート
である。
である。
【図４】従来例の回路構成を示すブロック図である。
【図５】従来例の動作内容を示す説明図である。
１，２１ ＣＰＵモジュール ２，２２ ＣＰＵ ４，２４ ユーザデータメモリ ５ リンクメモリ ７，２７ オプション入出力モジュール １１，２１ 共通メモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 19/05
Claims (1)
- 【請求項１】 プログラマブルコントローラ本体に対し
て脱着可能な１以上の入出力モジュールを有するプログ
ラマブルコントローラであって、 前記入出力モジュールの各々には前記プログラマブルコ
ントローラ本体におけるシーケンス演算の対象となる入
力信号および当該シーケンス演算の結果として得られる
出力信号を記憶しておく記憶手段を設け、 前記プログラマブルコントローラ本体には、前記シーケ
ンス演算を規定したシーケンスプログラムの中のシーケ
ンス命令により、前記記憶手段に対してアドレスを指定
して直接前記入力信号および前記出力信号を読み／書き
する記憶制御手段を設けたことを特徴とするプログラマ
ブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40163490A JP2862151B2 (ja) | 1990-12-12 | 1990-12-12 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40163490A JP2862151B2 (ja) | 1990-12-12 | 1990-12-12 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215107A JPH04215107A (ja) | 1992-08-05 |
| JP2862151B2 true JP2862151B2 (ja) | 1999-02-24 |
Family
ID=18511472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40163490A Expired - Fee Related JP2862151B2 (ja) | 1990-12-12 | 1990-12-12 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862151B2 (ja) |
-
1990
- 1990-12-12 JP JP40163490A patent/JP2862151B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04215107A (ja) | 1992-08-05 |
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