JP2862151B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP2862151B2 JP2862151B2 JP40163490A JP40163490A JP2862151B2 JP 2862151 B2 JP2862151 B2 JP 2862151B2 JP 40163490 A JP40163490 A JP 40163490A JP 40163490 A JP40163490 A JP 40163490A JP 2862151 B2 JP2862151 B2 JP 2862151B2
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Description
るプログラマブルコントローラに関し、詳しくは制御対
象の電子機器を拡張することの可能なプログラマブルコ
ントローラに関する。
図4に示すように一般的にシーピーユー(CPU)モジ
ュール1と、オプション入出力モジュール7から主に構
成される。
の機器とCPUモジュールの間にあって、制御対象の機
器に対する入出力信号と、CPUモジュールに対する入
出力信号をそれぞれの伝送形態に対応させた信号に相互
変換する。また、オプション入出力モジュールはバスイ
ンタフェース8を介してCPUモジュール1とは着脱自
在に接続することができる。
スキャンタイムでリンクメモリ5に格納のされた、制御
対象機器からの入力信号を順次に読出して、シーケンス
演算を実行する。また、シーケンス演算の結果は制御対
象機器への出力信号としてリンクメモリ5に書き込まれ
る(図5の区間T2)。
ル1内のCPU2はリンクメモリ5の出力信号を読出し
オプション入出力モジュール7の共通メモリ11に転送
すると共に、共通メモリ11から次回のシーケンス演算
に用いる入力信号をCPUモジュール1内のリンクメモ
リ5に転送する(図5の区間T2)。
コントローラでは、CPUモジュール1においてシーケ
ンス演算処理およびオプション入出力モジュール7との
間の入出力処理を複数の入出力信号に対して各処理毎に
一括的に実行するために、リンクメモリ5を設けてい
る。しかしながら、オプション入出力モジュール7の接
続可能台数はリンクメモリ5のメモリ容量に制約を受け
てしまう。また、オプション入出力モジュール7とCP
Uモジュール1との間の外部データ転送およびCPUモ
ジュール1内の内部データ転送の2回のデータ転送処理
が発生するため、演算サイクルタイム(スキャンタイ
ム)が長くなるという不具合が従来装置にはあった。
鑑みて、演算サイクルタイムを短縮し、かつCPUモジ
ュールに多数のオプション入出力モジュールを接続する
ことの可能なプログラマブルコントローラを提供するこ
とにある。
るために、本発明は、プログラマブルコントローラ本体
に対して脱着可能な1以上の入出力モジュールを有する
プログラマブルコントローラであって、前記入出力モジ
ュールの各々には前記プログラマブルコントローラ本体
におけるシーケンス演算の対象となる入力信号および当
該シーケンス演算の結果として得られる出力信号を記憶
しておく記憶手段を設け、前記プログラマブルコントロ
ーラ本体には、前記シーケンス演算を規定したシーケン
スプログラムの中のシーケンス命令により、前記記憶手
段に対してアドレスを指定して直接前記入力信号および
前記出力信号を読み/書きする記憶制御手段を設けたこ
とを特徴とする。
をシーケンス演算実行時に入出力モジュールの記憶手段
から直接シーケンス命令により読出すようにしたので、
従来のように入出力信号の一時記憶メモリをプログラマ
ブルコントローラ本体側に設ける必要はない。
おける入出力信号の転送処理も従来の2回に比べ1回で
すみ、スキャンタイムの短縮化に寄与することができ
る。
に説明する。
ルコントローラの回路構成を示す。
一の符号を付し、詳細な説明を省略する。
発明のプログラマブルコントローラ本体)内のCPU2
2はユーザプログラムメモリ3に格納されているシーケ
ンスプログラムを実行することによりシーケンス演算処
理を行う。ユーザデータメモリ24はこのシーケンス演
算用の各種データを一時格納する。なお、ユーザデータ
メモリ24には入出力信号用のリンクメモリ領域が設け
られていない。
メモリ21(本発明の記憶手段)は、CPU21モジュ
ール側のリンクメモリとして機能し、CPUモジュール
21側のCPU22およびオプション入出力モジュール
27側のCPU10により読み/書き可能である。
機器に対して入出力信号を転送するタイミングになった
ときに、CPU10は共通メモリ21に対して読み/書
きを行う。
の記憶制御手段としてバスインタフェース8に対するア
ドレス指定を行ったときに、バスインタフェース8が共
通メモリ21とCPU22をバス接続し、CPU22の
共通メモリ21に対するアクセスを可能とする。
演算動作を図3のフローチャートを参照しながら説明す
る。
なると(図2のタイミングTT1)、CPU22は内部
のプログラムカウンタをユーザプログラムメモリ3の先
頭アドレスに初期設定した後、先頭位置のシーケンス命
令をユーザプログラムメモリ3から読出す(図3のステ
ップS10→S20)。
ータの識別コードに基づき、演算データの読み/書き対
象のメモリを判別し(図3のステップS30,S10
0)、対応のメモリに対するアドレス指定を行ってシー
ケンス演算のためのデータの読み/書きを行う。
プション入出力モジュール27の共通メモリ21に読み
/書きを行う点が従来例と異なる。このため、従来例で
は必要であったCPUモジュール側のリンクメモリが不
要となる。
らの読み/書き以外の動作を指示する命令であればその
他処理を従来通り実行する(図3のステップS30→S
100→S110)。
応じた演算を実行する毎にプログラムカウンタを更新
し、プログラム処理部分まで上述の処理を繰り返し実行
する(図3のステップS20〜S300→S310のル
ープ処理)。
ば、入出力信号の記憶手段を各入出力モジュール側に設
けることで、プログラマブルコントローラ本体側には入
出力信号用の記憶手段が不要となる。このため、従来で
は入出力モジュールの設置台数に応じて上記記憶手段の
メモリ容量も可変としていたが、本発明によれば入出力
モジュールの設置台数すなわち、システムの規模に関係
なく、プログラマブルコントローラ本体を共通化するこ
とができるという効果も得られる。
る。
である。
Claims (1)
- 【請求項1】 プログラマブルコントローラ本体に対し
て脱着可能な1以上の入出力モジュールを有するプログ
ラマブルコントローラであって、 前記入出力モジュールの各々には前記プログラマブルコ
ントローラ本体におけるシーケンス演算の対象となる入
力信号および当該シーケンス演算の結果として得られる
出力信号を記憶しておく記憶手段を設け、 前記プログラマブルコントローラ本体には、前記シーケ
ンス演算を規定したシーケンスプログラムの中のシーケ
ンス命令により、前記記憶手段に対してアドレスを指定
して直接前記入力信号および前記出力信号を読み/書き
する記憶制御手段を設けたことを特徴とするプログラマ
ブルコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40163490A JP2862151B2 (ja) | 1990-12-12 | 1990-12-12 | プログラマブルコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40163490A JP2862151B2 (ja) | 1990-12-12 | 1990-12-12 | プログラマブルコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04215107A JPH04215107A (ja) | 1992-08-05 |
JP2862151B2 true JP2862151B2 (ja) | 1999-02-24 |
Family
ID=18511472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP40163490A Expired - Fee Related JP2862151B2 (ja) | 1990-12-12 | 1990-12-12 | プログラマブルコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2862151B2 (ja) |
-
1990
- 1990-12-12 JP JP40163490A patent/JP2862151B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04215107A (ja) | 1992-08-05 |
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