JPH0261749A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0261749A JPH0261749A JP21415588A JP21415588A JPH0261749A JP H0261749 A JPH0261749 A JP H0261749A JP 21415588 A JP21415588 A JP 21415588A JP 21415588 A JP21415588 A JP 21415588A JP H0261749 A JPH0261749 A JP H0261749A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- bus
- processor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 62
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、処理装置間におけるデータの授受を行なう
データ転送装置に関するものである。
データ転送装置に関するものである。
第４図は例えば特開昭５８−１４２３号公報に示された
従来のデータ転送装置を示すブロック図であり、図にお
いて１及び２はプログラムに従って制御、処理する主処
理装置及び従処理装置、３は主処理装置１及び従処理装
置２からの入力データを一時記憶するデータメモリ、４
は主記憶装置１がデータメモリ３をアクセスするための
アドレスバス、５は従処理装置２がデータメモリ３をア
クセスするためのアドレスバス、６はデータメモリ３に
アドレスバス４かアドレスバス５のいずれかを接続する
アドレス切換回路、７は主処理装置１がデータメモリ３
とデータのやりとりを行なうデータバス、８は従処理装
置３がデータメモリ３とデータのやりとりを行なうデー
タバス、９はデータメモリ３にデータバス７かデータバ
ス８のいずれかを接続するデータ切換回路である。
従来のデータ転送装置を示すブロック図であり、図にお
いて１及び２はプログラムに従って制御、処理する主処
理装置及び従処理装置、３は主処理装置１及び従処理装
置２からの入力データを一時記憶するデータメモリ、４
は主記憶装置１がデータメモリ３をアクセスするための
アドレスバス、５は従処理装置２がデータメモリ３をア
クセスするためのアドレスバス、６はデータメモリ３に
アドレスバス４かアドレスバス５のいずれかを接続する
アドレス切換回路、７は主処理装置１がデータメモリ３
とデータのやりとりを行なうデータバス、８は従処理装
置３がデータメモリ３とデータのやりとりを行なうデー
タバス、９はデータメモリ３にデータバス７かデータバ
ス８のいずれかを接続するデータ切換回路である。
次に動作について説明する。
従処理装置２から主処理装置１ヘデータを転送するとす
ると、従処理装置２からデータメモリ３ヘデータを格納
するために、アドレス切換回路６によりアドレスバス５
を、データ切換回路９によりデータバス８をそれぞれデ
ータメモリ３に接続する。これによって、従処理装置２
はアドレスバス５によりデータメモリ３のアドレスを指
定し、データバス８に書き込みデータを出力して、デー
タメモリ３の指定アドレスにデータを書き込み、指定ア
ドレスを１つ増加する。このようにして、すべてのデー
タをデータメモリ３に書き込むと、書き込んだデータ数
（データ入力数）をデータメモリ３の所定アドレスに書
き込み、アドレス切替回路９によりアドレスバス４を、
データ切替回路９によりデータバス７を、それぞれデー
タメモリ３に接続する。これを受けて、主処理装置１は
データメモリ３の所定アドレス内のデータ入力数をアド
レスバス４及びデータバス７を用いて読み込み、そのデ
ータ入力数に基づきデータメモリ３から、アドレスバス
４により指定アドレスを変化させながらデータバス７を
介して転送データをよみこむ。
ると、従処理装置２からデータメモリ３ヘデータを格納
するために、アドレス切換回路６によりアドレスバス５
を、データ切換回路９によりデータバス８をそれぞれデ
ータメモリ３に接続する。これによって、従処理装置２
はアドレスバス５によりデータメモリ３のアドレスを指
定し、データバス８に書き込みデータを出力して、デー
タメモリ３の指定アドレスにデータを書き込み、指定ア
ドレスを１つ増加する。このようにして、すべてのデー
タをデータメモリ３に書き込むと、書き込んだデータ数
（データ入力数）をデータメモリ３の所定アドレスに書
き込み、アドレス切替回路９によりアドレスバス４を、
データ切替回路９によりデータバス７を、それぞれデー
タメモリ３に接続する。これを受けて、主処理装置１は
データメモリ３の所定アドレス内のデータ入力数をアド
レスバス４及びデータバス７を用いて読み込み、そのデ
ータ入力数に基づきデータメモリ３から、アドレスバス
４により指定アドレスを変化させながらデータバス７を
介して転送データをよみこむ。
また主処理装置１から従処理装置２へのデータ転送も同
様にして行える。
様にして行える。
従来のデータ転送装置は、以上のように構成されている
ので、データメモリ３がアドレス切換回路６により従処
理装置２から主処理装置１へ切換えられてしまうため、
従処理装置２が転送データを利用しようとすると、デー
タメモリ３と同じ内容を記憶しておかなければならず、
従処理装置２の主メモリが減少するとともに、アドレス
空間も減少し、またデータ転送時、データメモリ３と主
メモリに同じ内容を書き込まなければならないため、プ
ログラムが複雑になり、処理実行時間が長くなる等の問
題点があった。
ので、データメモリ３がアドレス切換回路６により従処
理装置２から主処理装置１へ切換えられてしまうため、
従処理装置２が転送データを利用しようとすると、デー
タメモリ３と同じ内容を記憶しておかなければならず、
従処理装置２の主メモリが減少するとともに、アドレス
空間も減少し、またデータ転送時、データメモリ３と主
メモリに同じ内容を書き込まなければならないため、プ
ログラムが複雑になり、処理実行時間が長くなる等の問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、主処理装置及び従処理装置の主メモリを使用
することなくデータ転送ができてアドレス空間を有効に
使用でき、またデータ転送時のプログラムも簡単にでき
るデータ転送装置を得ることを目的とする。
たもので、主処理装置及び従処理装置の主メモリを使用
することなくデータ転送ができてアドレス空間を有効に
使用でき、またデータ転送時のプログラムも簡単にでき
るデータ転送装置を得ることを目的とする。
この発明に係るデータ転送装置は、処理装置毎にアドレ
スカウンタとデータメモリを設け、上記処理装置からの
データ転送時には、両方のデータメモリのアドレスカウ
ンタにより指定されるアドレスに同一のデータを書き込
み、データ転送終了後、上記各処理装置毎に、上記デー
タメモリよりデータを読み出すことができるようにした
ものである。
スカウンタとデータメモリを設け、上記処理装置からの
データ転送時には、両方のデータメモリのアドレスカウ
ンタにより指定されるアドレスに同一のデータを書き込
み、データ転送終了後、上記各処理装置毎に、上記デー
タメモリよりデータを読み出すことができるようにした
ものである。
この発明におけるデータ転送装置では、処理装置毎にデ
ータメモリを設け、上記処理装置間のデータ転送を行な
うようにしたから、上記処理装置の主メモリはアドレス
空間としてはデータメモリのアドレス空間のみを有する
こととなって主メモリが減少することはなく、また転送
データの書き込みも、データメモリへ書き込むのみでよ
いので、プログラムを簡単にすることができる。
ータメモリを設け、上記処理装置間のデータ転送を行な
うようにしたから、上記処理装置の主メモリはアドレス
空間としてはデータメモリのアドレス空間のみを有する
こととなって主メモリが減少することはなく、また転送
データの書き込みも、データメモリへ書き込むのみでよ
いので、プログラムを簡単にすることができる。
以下、この発明の一実施例を図について説明する。
第１図において、従来装置と同一符号は同−又は相当部
分を示し、１０はアドレスカウンタ、１）は従処理装置
２がアドレスカウンタ１０の内容を増加させる従処理装
置２の制御信号、１２はデータメモリ３をアクセスする
ためのアドレスカウンタ１０の出力アドレスである。
分を示し、１０はアドレスカウンタ、１）は従処理装置
２がアドレスカウンタ１０の内容を増加させる従処理装
置２の制御信号、１２はデータメモリ３をアクセスする
ためのアドレスカウンタ１０の出力アドレスである。
次に動作について、従処理装置２から主処理装置１ヘデ
ータ転送を行う場合を例に取って説明する。
ータ転送を行う場合を例に取って説明する。
従処理装置２からデータメモリ３Ａ及びデータメモリ３
Ｂへデータを格納するために、アドレス切換回路６Ａ及
び６ＢによりアドレスカウンタｌＯの出力アトレス１２
を、データ切換回路９Ａ及び９Ｂによりデータバス８を
、それぞれデータメモリ３Ａ、データメモリ３Ｂに接続
する。これによって、従処理装置２は、データバス８に
書き込みデータを出力し、アドレスカウンタ１０の出力
アドレス１２を通してアドレスカウンタ１０によって指
定されたデータメモリ３Ａ及びデータメモ１７３ Ｂの
指定アドレスにデータを書き込む。続いて、従処理装置
２は従処理装置の制御信号１）により、アドレスカウン
タ１０の値を１つ増加させ、新しい書き込みデータをデ
ータバス８に出力する。
Ｂへデータを格納するために、アドレス切換回路６Ａ及
び６ＢによりアドレスカウンタｌＯの出力アトレス１２
を、データ切換回路９Ａ及び９Ｂによりデータバス８を
、それぞれデータメモリ３Ａ、データメモリ３Ｂに接続
する。これによって、従処理装置２は、データバス８に
書き込みデータを出力し、アドレスカウンタ１０の出力
アドレス１２を通してアドレスカウンタ１０によって指
定されたデータメモリ３Ａ及びデータメモ１７３ Ｂの
指定アドレスにデータを書き込む。続いて、従処理装置
２は従処理装置の制御信号１）により、アドレスカウン
タ１０の値を１つ増加させ、新しい書き込みデータをデ
ータバス８に出力する。
このようにして、従処理装置２からの所定のデータの書
き込みが終了すると、アドレスカウンタ１０の値をデー
タメモリ３Ａ及びデータメモリ３Ｂの所定アドレスに書
き込み、アドレス切換回路６Ｂによりアドレスバス４を
、データ切換回路９Ｂによりデータバス７を、それぞれ
データメモリ３Ｂに接続する。これを受けて、主処理装
置１はデータメモリ３Ｂの所定アドレス内のデータ入力
数をアドレスバス４及びデータバス７を用いて読み込み
、入力数をアドレスバス４及びデータバス７を用いて読
み込み、入力数に基づきデータメモリ３Ｂからアドレス
バス４により指定アドレスを変化させながら、データバ
ス７を介して転送データを読み込む。その時、従処理装
置２とデータメモリ３Ａとは、接続されたままであるの
で、書き込み時と同様にしてアドレスカウンタ１０を制
御して、転送データを読み込むことができる。
き込みが終了すると、アドレスカウンタ１０の値をデー
タメモリ３Ａ及びデータメモリ３Ｂの所定アドレスに書
き込み、アドレス切換回路６Ｂによりアドレスバス４を
、データ切換回路９Ｂによりデータバス７を、それぞれ
データメモリ３Ｂに接続する。これを受けて、主処理装
置１はデータメモリ３Ｂの所定アドレス内のデータ入力
数をアドレスバス４及びデータバス７を用いて読み込み
、入力数をアドレスバス４及びデータバス７を用いて読
み込み、入力数に基づきデータメモリ３Ｂからアドレス
バス４により指定アドレスを変化させながら、データバ
ス７を介して転送データを読み込む。その時、従処理装
置２とデータメモリ３Ａとは、接続されたままであるの
で、書き込み時と同様にしてアドレスカウンタ１０を制
御して、転送データを読み込むことができる。
また、主処理装置１から従処理装置２へのデータ転送も
同様にして行える。
同様にして行える。
なお上記実施例では、従処理装置２側にアドレスカウン
タ１０を設けたものを示したが、主処理装置１側にアド
レスカウンタ１０を設けてもよい。
タ１０を設けたものを示したが、主処理装置１側にアド
レスカウンタ１０を設けてもよい。
このような構成とした本発明の他の実施例を第２図を用
いて説明する。図において第１図と同一符号は同−又は
相当部分を示す。
いて説明する。図において第１図と同一符号は同−又は
相当部分を示す。
従処理装置２から、データメモリ３Ａ及びデータメモリ
３Ｂに転送データを格納し終われば、アドレスバス５及
びデータバス８を介して、アドレスカウンタ設定回路１
３により、アドレスカウンタ１０に格納したデータ数を
設定する。そしてアドレスとデータを切り換えたあと、
主処理装置１の制御信号１４により、主処理装置ｌはデ
ータメモリ３Ｂから、転送データを読み込むことができ
る。
３Ｂに転送データを格納し終われば、アドレスバス５及
びデータバス８を介して、アドレスカウンタ設定回路１
３により、アドレスカウンタ１０に格納したデータ数を
設定する。そしてアドレスとデータを切り換えたあと、
主処理装置１の制御信号１４により、主処理装置ｌはデ
ータメモリ３Ｂから、転送データを読み込むことができ
る。
また、上記実施例では、アドレスカウンタ１０はデータ
格納時に増加、又は減少の一方のみを行うものであるが
、このアドレスカウンタを増加させるか、又は減少させ
るかは、主処理装置１の処理プログラムに対応して従処
理装置２から設定できるようにしてもよい、このような
構成とした本発明のさらに他の実施例を第３図を用いて
説明する。図において第１図もしくは第２図と同一符号
は同−又は相当部分を示す。
格納時に増加、又は減少の一方のみを行うものであるが
、このアドレスカウンタを増加させるか、又は減少させ
るかは、主処理装置１の処理プログラムに対応して従処
理装置２から設定できるようにしてもよい、このような
構成とした本発明のさらに他の実施例を第３図を用いて
説明する。図において第１図もしくは第２図と同一符号
は同−又は相当部分を示す。
従処理装置２からデータメモリ３Ａ及びデータメモリ３
Ｂへのデータ格納を行なう前に、アドレスバス５及びデ
ータバス８を介してＵＰ／ＤＯＷＮ制御回路１５に増加
指示又は減少指示を設定しておくことにより、データメ
モリ３Ａ及びデータメモリ３Ｂへのデータ格納時、従処
理袋Ｒ２の制御信号１）をＵＰ／ＤＯＷＮ制御回路１５
を介してアドレスカウンタ制御信号１６として、アドレ
スカウンタ１０を制御することにより、アドレスカウン
タ１０を増加させるか、または減少させることができる
。
Ｂへのデータ格納を行なう前に、アドレスバス５及びデ
ータバス８を介してＵＰ／ＤＯＷＮ制御回路１５に増加
指示又は減少指示を設定しておくことにより、データメ
モリ３Ａ及びデータメモリ３Ｂへのデータ格納時、従処
理袋Ｒ２の制御信号１）をＵＰ／ＤＯＷＮ制御回路１５
を介してアドレスカウンタ制御信号１６として、アドレ
スカウンタ１０を制御することにより、アドレスカウン
タ１０を増加させるか、または減少させることができる
。
以上のように、この発明にかかるデータ転送装置によれ
ば、処理装置毎にデータメモリを設け、両方のデータメ
モリに同一のデータを書き込み、上記各処理装置毎にデ
ータを読み出すことにより、データ転送を行うように構
成したので、処理装置のアドレス空間を有効に使用でき
、しかもデータ転送時のプログラムが簡単になり、安価
な装置が得られる効果がある。
ば、処理装置毎にデータメモリを設け、両方のデータメ
モリに同一のデータを書き込み、上記各処理装置毎にデ
ータを読み出すことにより、データ転送を行うように構
成したので、処理装置のアドレス空間を有効に使用でき
、しかもデータ転送時のプログラムが簡単になり、安価
な装置が得られる効果がある。
第１図はこの発明の一実施例によるデータ転送装置を示
すブロック図、第２図及び第３図はこの発明の他の実施
例、及びさらに他の実施例によるデータ転送装置を示す
ブロック図、第４図は従来のデータ転送装置を示すブロ
ック図である。 １は主処理装置、２は従処理装置、３はデータメモリ、
４．５はアドレスバス、６はアドレス切換回路、７．８
はデータバス、９はデータ切換回路、１０はアドレスカ
ウンタ、１）は従処理装置の制御信号、１２はアドレス
カウンタの出力アドレス、１３はアドレスカウンタ設定
回路、１４は主処理装置の制御信号、１５はＵＰ／ＤＯ
ＷＮ制御回路、１６はアドレスカウンタ制御信号である
。 なお図中同一符号は同−又は相当部分を示す。
すブロック図、第２図及び第３図はこの発明の他の実施
例、及びさらに他の実施例によるデータ転送装置を示す
ブロック図、第４図は従来のデータ転送装置を示すブロ
ック図である。 １は主処理装置、２は従処理装置、３はデータメモリ、
４．５はアドレスバス、６はアドレス切換回路、７．８
はデータバス、９はデータ切換回路、１０はアドレスカ
ウンタ、１）は従処理装置の制御信号、１２はアドレス
カウンタの出力アドレス、１３はアドレスカウンタ設定
回路、１４は主処理装置の制御信号、１５はＵＰ／ＤＯ
ＷＮ制御回路、１６はアドレスカウンタ制御信号である
。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）処理装置間でデータの授受を行なうデータ転送装
置において、 上記処理装置毎に設けられた転送データを一時記憶する
データメモリと、 このデータメモリのアドレスを指定するアドレスカウン
タとを備え、 データ転送時、各処理装置のデータメモリにデータを入
力する時は、上記アドレスカウンタにより示されたメモ
リアドレスにデータを入力するとともに、アドレスカウ
ンタの値を順次増加させてデータメモリにデータを書き
込み、 データ転送が終了したとき各処理装置が転送データを読
み出すことができるようにしたことを特徴とするデータ
転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21415588A JPH0261749A (ja) | 1988-08-29 | 1988-08-29 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21415588A JPH0261749A (ja) | 1988-08-29 | 1988-08-29 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261749A true JPH0261749A (ja) | 1990-03-01 |
Family
ID=16651137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21415588A Pending JPH0261749A (ja) | 1988-08-29 | 1988-08-29 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0261749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179675A (en) * | 1988-09-30 | 1993-01-12 | International Computers Limited | Data processing system with cache memory addressable by virtual and physical address |
| US6526250B1 (en) | 1999-11-26 | 2003-02-25 | Fuji Xerox Xo., Ltd. | Transfer fixing device, image bearing and conveying body, and image forming apparatus with plural gloss processing |
-
1988
- 1988-08-29 JP JP21415588A patent/JPH0261749A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179675A (en) * | 1988-09-30 | 1993-01-12 | International Computers Limited | Data processing system with cache memory addressable by virtual and physical address |
| US6526250B1 (en) | 1999-11-26 | 2003-02-25 | Fuji Xerox Xo., Ltd. | Transfer fixing device, image bearing and conveying body, and image forming apparatus with plural gloss processing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0719426B2 (ja) | デイスク制御装置 | |
| JPH0261749A (ja) | データ転送装置 | |
| JPH01125644A (ja) | データ転送装置 | |
| JP2000099452A (ja) | Ｄｍａ制御装置 | |
| JPH0635800A (ja) | マイクロプロセッサ及びそれを使用したデータ処理システム | |
| JPH033049A (ja) | プロセスコントローラ単一メモリチップシャドー化技術 | |
| JPS59116866A (ja) | 計算機システムの記憶装置 | |
| JP2687679B2 (ja) | プログラム開発装置 | |
| JP2547256B2 (ja) | Ｄｍａ装置 | |
| KR900009212Y1 (ko) | 어드레스 제어장치 | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JPS63206855A (ja) | デ−タ転送装置 | |
| JPH0245860A (ja) | データ転送装置 | |
| JPS62276663A (ja) | プログラム転送方法 | |
| JPS63139387A (ja) | 表示制御装置 | |
| JPH04215149A (ja) | プログラマブルコントローラおよびその入出力信号交換回路 | |
| JPH01266651A (ja) | 半導体メモリ装置 | |
| JPS6336346A (ja) | バンク切替回路 | |
| JPS6231382B2 (ja) | ||
| JPH0830503A (ja) | プラント監視装置 | |
| JPH0454552A (ja) | デュアルポートメモリアクセス方式 | |
| JPH02307149A (ja) | 直接メモリアクセス制御方式 | |
| JPH01177661A (ja) | データ転送装置 | |
| JPS6210751A (ja) | マイクロコンピユ−タ回路 | |
| JPH01304565A (ja) | データ交換方式 |