JPH04199228A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04199228A JPH04199228A JP31795690A JP31795690A JPH04199228A JP H04199228 A JPH04199228 A JP H04199228A JP 31795690 A JP31795690 A JP 31795690A JP 31795690 A JP31795690 A JP 31795690A JP H04199228 A JPH04199228 A JP H04199228A
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- circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 102100032983 Phospholipase D2 Human genes 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 108010002267 phospholipase D2 Proteins 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は半導体集積回路装置に関し、特にプログラマ
ブル論理回路装置を備え、かつこれを任意にプログラム
する機能を備えた半導体集積回路装置に関する。
ブル論理回路装置を備え、かつこれを任意にプログラム
する機能を備えた半導体集積回路装置に関する。
(従来の技術)
近年、内部に記憶回路を有し、その記憶回路にデータを
書き込むことにより、任意の論理回路を作ることができ
る集積回路が作られている。それらは、プログラマブル
論理回路装置(プログラマブル・ロジック会デバイス、
以下PLDと略す)と総称され、例えば、特公昭59−
48574号公報「プログラマブル・アレイ論理回路」
や、米国特許公報第4695740号に開示されている
技術が使われている。
書き込むことにより、任意の論理回路を作ることができ
る集積回路が作られている。それらは、プログラマブル
論理回路装置(プログラマブル・ロジック会デバイス、
以下PLDと略す)と総称され、例えば、特公昭59−
48574号公報「プログラマブル・アレイ論理回路」
や、米国特許公報第4695740号に開示されている
技術が使われている。
上記特公昭59−48574号公報には、マトリックス
状に記憶素子を配置し、それぞれの素子の記憶データに
より、任意の論理を組み立てる(プログラムする)技術
が示されている。この場合の記憶素子としては電気的に
不揮発性のものを用いている。また、米国特許公報第4
695740号には、論理回路および配線のプログラム
方法が記載されている。この例のプログラマブル・ロジ
ック・デバイス(PLD)では、第9図に示すように、
記憶回路としてフリップフロップ回路1を用い、このフ
リップフロップにデータを書き込むことにより任意の論
理回路を作製し、また、配線の選択を行っている。
状に記憶素子を配置し、それぞれの素子の記憶データに
より、任意の論理を組み立てる(プログラムする)技術
が示されている。この場合の記憶素子としては電気的に
不揮発性のものを用いている。また、米国特許公報第4
695740号には、論理回路および配線のプログラム
方法が記載されている。この例のプログラマブル・ロジ
ック・デバイス(PLD)では、第9図に示すように、
記憶回路としてフリップフロップ回路1を用い、このフ
リップフロップにデータを書き込むことにより任意の論
理回路を作製し、また、配線の選択を行っている。
第9図において、2.3,4.5はスイッチ、6はバッ
ファを示し、フリップフロップ1によって各スイッチ2
,3.4および5のスイッチ方向を制御することによっ
て、端子A、Bの入出力方向を変えるようにしている。
ファを示し、フリップフロップ1によって各スイッチ2
,3.4および5のスイッチ方向を制御することによっ
て、端子A、Bの入出力方向を変えるようにしている。
フリップフロップのデータはPLDの外部より供給され
るが、PLDの電源を切った後は消失してしまうため、
書き込みデータを外部の不揮発性メモリ、例えばEFR
OMに記憶させておき、電源投入後はいつでもそのEP
ROMからデータを読み込むようにしている。
るが、PLDの電源を切った後は消失してしまうため、
書き込みデータを外部の不揮発性メモリ、例えばEFR
OMに記憶させておき、電源投入後はいつでもそのEP
ROMからデータを読み込むようにしている。
第10図は、このようなEFROMを用いた従来のPL
Dプログラム装置を示す。第10図において、10はP
LDで、例えば第9図に示すような記憶回路を多数備え
て構成されている。11はPLD制御回路、12はPL
Dの書き込みデータを記憶するEFROMである。この
装置において、電源投入時にEPROM12からPLD
制御回路11を介してPLDIOに速やかに書き込みデ
ータが転送され、PLDIOを任意の論理回路に設定す
ることができる。
Dプログラム装置を示す。第10図において、10はP
LDで、例えば第9図に示すような記憶回路を多数備え
て構成されている。11はPLD制御回路、12はPL
Dの書き込みデータを記憶するEFROMである。この
装置において、電源投入時にEPROM12からPLD
制御回路11を介してPLDIOに速やかに書き込みデ
ータが転送され、PLDIOを任意の論理回路に設定す
ることができる。
以上のような装置は、またマイクロプロセッサを核とし
て、種々の周辺I10回路、および記憶回路などを選択
的に搭載した回路ボードに一緒に搭載することができる
。
て、種々の周辺I10回路、および記憶回路などを選択
的に搭載した回路ボードに一緒に搭載することができる
。
この装置では、マイクロプロセッサに適当な指令を与え
ることにより、回路ボードもしくは機器が動作中のとき
でも、PLDIOを書き替えることができる。その方法
は、たとえば、E P ROM12に異なる2組のデー
タを保持させておき、必要に応じて、PLDに一方のデ
ータを書き込むか、また、他方のデータを書き込むか、
を選択的に行えばよい。具体的な一例をあげると、PL
Dがシリアル・データ入力回路かシリアル・データ出力
回路かのいずれかを取りうる場合を想定すると、EFR
OMの一連のアドレス空間にシリアル・データ入力回路
を作るためのデータを、また、それとは異なるアドレス
空間にシリアル・データ出力回路を作るためのデータを
記憶させておく。電源投入時にはEFROMの前者のア
ドレス空間からデータを読み出し、PLDをシリアル・
データ入力回路とする。その状態で回路ボードを動作さ
せる。その後、シリアル・データを出力する必要が生じ
たら、今度は、EFROMの後者のアドレス空間からデ
ータ、を読み出し、PLDをシリアル・データ出力回路
にする。これによりシリアル・データが出力されるよう
になる。さらに、シリアル・データ入力が必要になった
場合は、また、EFROMの前者のアドレス空間から読
み出してPLDに書き込み、これをシリアル・データ入
力回路とすればよい。
ることにより、回路ボードもしくは機器が動作中のとき
でも、PLDIOを書き替えることができる。その方法
は、たとえば、E P ROM12に異なる2組のデー
タを保持させておき、必要に応じて、PLDに一方のデ
ータを書き込むか、また、他方のデータを書き込むか、
を選択的に行えばよい。具体的な一例をあげると、PL
Dがシリアル・データ入力回路かシリアル・データ出力
回路かのいずれかを取りうる場合を想定すると、EFR
OMの一連のアドレス空間にシリアル・データ入力回路
を作るためのデータを、また、それとは異なるアドレス
空間にシリアル・データ出力回路を作るためのデータを
記憶させておく。電源投入時にはEFROMの前者のア
ドレス空間からデータを読み出し、PLDをシリアル・
データ入力回路とする。その状態で回路ボードを動作さ
せる。その後、シリアル・データを出力する必要が生じ
たら、今度は、EFROMの後者のアドレス空間からデ
ータ、を読み出し、PLDをシリアル・データ出力回路
にする。これによりシリアル・データが出力されるよう
になる。さらに、シリアル・データ入力が必要になった
場合は、また、EFROMの前者のアドレス空間から読
み出してPLDに書き込み、これをシリアル・データ入
力回路とすればよい。
(発明が解決しようとする課題)
以上のように、PLDを組み込んだ回路ボード、あるい
は機器において、制御の流れに応じてPLDを任意の回
路に変更する場合は、一般にマイクロプロセッサを利用
してPLDの書き替え制御を行っている。ところがこの
様な従来のプログラム装置では、マイクロプロセッサは
EPROMの個々のデータに対してアドレス指定を行っ
てこのデータを読み出し、これをPLDに書き込む操作
を行う必要があり、従ってPLDにすべてのデータを書
き込んでこれを所定の回路に設定するためには、非常に
多くの命令ステップを必要とする。
は機器において、制御の流れに応じてPLDを任意の回
路に変更する場合は、一般にマイクロプロセッサを利用
してPLDの書き替え制御を行っている。ところがこの
様な従来のプログラム装置では、マイクロプロセッサは
EPROMの個々のデータに対してアドレス指定を行っ
てこのデータを読み出し、これをPLDに書き込む操作
を行う必要があり、従ってPLDにすべてのデータを書
き込んでこれを所定の回路に設定するためには、非常に
多くの命令ステップを必要とする。
またその間、マイクロプロセッサおよびマイクロプロセ
ッサにデータの転送を行うデータ・バスはその仕事に占
有され、他の仕事を行うことは出来ない問題があった。
ッサにデータの転送を行うデータ・バスはその仕事に占
有され、他の仕事を行うことは出来ない問題があった。
この発明は、以上のような点に関して成されたもので、
その目的は、マイクロプロセッサにPLDの書き替え命
令機能を付加し、この命令によってPLD制御回路を駆
動することにより、PLDの書換え作業をマイクロプロ
セッサからの数個の命令により実行することが可能な半
導体集積回路装置を提供することである。
その目的は、マイクロプロセッサにPLDの書き替え命
令機能を付加し、この命令によってPLD制御回路を駆
動することにより、PLDの書換え作業をマイクロプロ
セッサからの数個の命令により実行することが可能な半
導体集積回路装置を提供することである。
[発明の構成]
(課題を解決するための手段)
この発明は、前記の課題を解決するために、マイクロプ
ロセッサと、このマイクロプロセッサを駆動するための
命令を格納する第1の記憶装置と、プログラマブル論理
回路装置と、このプログラマブル論理回路装置をプログ
ラムするためのデータを格納する第2の記憶装置と、前
記マイクロプロセッサからの命令によって前記第2の記
憶装置に格納されたプログラムデータを前記プログラマ
ブル論理回路装置に書き込むための制御回路、とからな
る半導体集積回路装置において、前記マイクロプロセッ
サは少なくとも前記プログラマブル論理回路装置の書き
替え命令機能を有し、この書き替え命令によって前記制
御回路を駆動して前記第2の記憶装置に格納されたプロ
グラムデータを前記プログラマブル論理回路装置に書き
込むようにしたことを特徴とする。
ロセッサと、このマイクロプロセッサを駆動するための
命令を格納する第1の記憶装置と、プログラマブル論理
回路装置と、このプログラマブル論理回路装置をプログ
ラムするためのデータを格納する第2の記憶装置と、前
記マイクロプロセッサからの命令によって前記第2の記
憶装置に格納されたプログラムデータを前記プログラマ
ブル論理回路装置に書き込むための制御回路、とからな
る半導体集積回路装置において、前記マイクロプロセッ
サは少なくとも前記プログラマブル論理回路装置の書き
替え命令機能を有し、この書き替え命令によって前記制
御回路を駆動して前記第2の記憶装置に格納されたプロ
グラムデータを前記プログラマブル論理回路装置に書き
込むようにしたことを特徴とする。
(作用)
この発明の装置では、マイクロプロセッサが通常の機能
とは別に、PLDの書き込み命令機能を備えているため
、第1の記憶手段に記憶されたPLDの書き替え命令が
マイクロプロセッサに出力されると、マイクロプロセッ
サはこの命令を解読し、PLD制御回路にこの命令を転
送する。PLDはこの命令を受けるとプログラム状態に
設定され、第2の記憶装置に格納されたPLDの書き込
みプログラムを順次読み出して、PLDに転送し、PL
Dの書き込みを行う。このようにしてPLDを任意に指
定された回路に設定する。
とは別に、PLDの書き込み命令機能を備えているため
、第1の記憶手段に記憶されたPLDの書き替え命令が
マイクロプロセッサに出力されると、マイクロプロセッ
サはこの命令を解読し、PLD制御回路にこの命令を転
送する。PLDはこの命令を受けるとプログラム状態に
設定され、第2の記憶装置に格納されたPLDの書き込
みプログラムを順次読み出して、PLDに転送し、PL
Dの書き込みを行う。このようにしてPLDを任意に指
定された回路に設定する。
(実施例)
第1図は、この発明に従う半導体集積回路装置の第1の
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
マイクロプロセッサ20には通常、リード・オンリー・
メモリ(ROM)21とランダム・アクセス・メモリ(
RAM)22が、データバス、コントロールバス23を
介して接続されている。ROM21には命令のコードが
書き込まれており、マイクロプロセッサ20はこの命令
コードを解読し、命令に応じた動作をする。RAM22
は、必要なデータを一時的に蓄えるもので、マイクロプ
ロセッサ20の要求に応してデータを書き込んだり読み
出したりする。
メモリ(ROM)21とランダム・アクセス・メモリ(
RAM)22が、データバス、コントロールバス23を
介して接続されている。ROM21には命令のコードが
書き込まれており、マイクロプロセッサ20はこの命令
コードを解読し、命令に応じた動作をする。RAM22
は、必要なデータを一時的に蓄えるもので、マイクロプ
ロセッサ20の要求に応してデータを書き込んだり読み
出したりする。
この実施例の装置では、さらにPLD制御回路24を介
してマイクロプロセッサ20にPLD25が接続されて
いる。PLD制御回路24はマイクロプロセッサ20の
指令を受けて、PLD25に回路データを書き込む働き
をする。なお、PLD25に書き込まれるデータはあら
かじめEPROM26に書き込まれており、PLD制御
回路24がEPROM26の必要なアドレス空間をアク
セスすることによって、データが取り出され、PLD2
5に転送される。
してマイクロプロセッサ20にPLD25が接続されて
いる。PLD制御回路24はマイクロプロセッサ20の
指令を受けて、PLD25に回路データを書き込む働き
をする。なお、PLD25に書き込まれるデータはあら
かじめEPROM26に書き込まれており、PLD制御
回路24がEPROM26の必要なアドレス空間をアク
セスすることによって、データが取り出され、PLD2
5に転送される。
第2図は、第1図に示したマイクロプロセッサ20とP
LD25、PLD制御回路24、EPROM26の接続
関係の一例を示す図であり、さらに第3図は、ROM2
1に書き込まれたPLD25を書き替えるためのプログ
ラムの一例を示す図である。次にこれらの図を参照しな
がら、第1図に示した実施例の動作を説明する。
LD25、PLD制御回路24、EPROM26の接続
関係の一例を示す図であり、さらに第3図は、ROM2
1に書き込まれたPLD25を書き替えるためのプログ
ラムの一例を示す図である。次にこれらの図を参照しな
がら、第1図に示した実施例の動作を説明する。
通常、マイクロプロセッサ20はROM21+、:アド
レスを供給し、そのアドレスの命令コートをデータバス
23を介して受は取る。マイクロプロセッサ20は受は
取った命令コードを解読し、その命令に応じた動作を行
う、その後、新たなアトしスを出力し、ROM21より
次の命令を受は取りこねを解読し、て実行する、という
具合に連続した動作を行う。
レスを供給し、そのアドレスの命令コートをデータバス
23を介して受は取る。マイクロプロセッサ20は受は
取った命令コードを解読し、その命令に応じた動作を行
う、その後、新たなアトしスを出力し、ROM21より
次の命令を受は取りこねを解読し、て実行する、という
具合に連続した動作を行う。
さて、アドレスを進めているうちに、第3図に示すよう
に、PLD書き替え命令のコードがROM21から出力
されると、マイクロプロセッサ20 telその命令を
解読した後、PLD制御回路24のPROG端子に書き
替えモード信号を出力し、PLD制御回路24をプログ
ラム状態に設定する。
に、PLD書き替え命令のコードがROM21から出力
されると、マイクロプロセッサ20 telその命令を
解読した後、PLD制御回路24のPROG端子に書き
替えモード信号を出力し、PLD制御回路24をプログ
ラム状態に設定する。
マイクロプロセッサ20は、次にROM21から、書き
替え開始と終了の情報をもらう。例えば、書き込みを行
うように選択された回路の書き込みデータが格納されて
いるEPROM26の先頭アドレスおよび最終アドレス
をROM21から受は取る。
替え開始と終了の情報をもらう。例えば、書き込みを行
うように選択された回路の書き込みデータが格納されて
いるEPROM26の先頭アドレスおよび最終アドレス
をROM21から受は取る。
その後、マイクロプロセッサ20はこれら二つのアドレ
ス・データをPLD制御回路24に転送する。さらに、
マイクロブロセ・・・す20は書き替え開始パルスを出
力し、それを受けてP L D制御回路24は書き替え
先頭アドレスから順次アドレスを進めて行き、それぞれ
のアドレスに対応するEPROM26内のデータをPL
D25の対応するアドレスに転送してゆく。書換えを行
っているとき、PLD制御回路24は書き替え中である
ことをマイクロプロセッサ20に知らせるため、BUS
Yを1”とする。EPROM26のアドレスが書き替え
の最終アドレスに達しそのデータをPLD25に転送し
終わった後は、アドレスのインクリメントは禁止され、
PLD制御回路24はBUSY端子を“0”とする。こ
れを受けて、マイクロプロセッサ20は書き替えが終了
したことを検知する。
ス・データをPLD制御回路24に転送する。さらに、
マイクロブロセ・・・す20は書き替え開始パルスを出
力し、それを受けてP L D制御回路24は書き替え
先頭アドレスから順次アドレスを進めて行き、それぞれ
のアドレスに対応するEPROM26内のデータをPL
D25の対応するアドレスに転送してゆく。書換えを行
っているとき、PLD制御回路24は書き替え中である
ことをマイクロプロセッサ20に知らせるため、BUS
Yを1”とする。EPROM26のアドレスが書き替え
の最終アドレスに達しそのデータをPLD25に転送し
終わった後は、アドレスのインクリメントは禁止され、
PLD制御回路24はBUSY端子を“0”とする。こ
れを受けて、マイクロプロセッサ20は書き替えが終了
したことを検知する。
第4図は上記PLD制御回路24の詳細を示すブロック
図であり、第5図は第4図の回路の動作を説明するため
の波形図である。
図であり、第5図は第4図の回路の動作を説明するため
の波形図である。
次にこれらの図面を参照しながら、PLD制御回路によ
るPLDへのプログラム書き込みを詳細に説明する。
るPLDへのプログラム書き込みを詳細に説明する。
PLD制御回路24は、EPROM26とのインターフ
ェイスを行うために、アドレス出力回路30とデータ入
力回路31を有している。このアドレス出力回路30に
よって指定されたEPROM26のアドレスに記憶され
ているデータがEPROM26から出力され、データ入
力回路31に入力される。32はEPROM26のアド
レスをインクリメントするためのアドレス・カウンタで
ある。なおこのアドレスはPLD25に内蔵されている
SRAMのアドレスにもなる。しかしながらPLD25
のSRAMはEPROM26と同じアドレス構成になっ
ているとは限らないので、PLDに相応しいアドレスに
変換する必要がある。
ェイスを行うために、アドレス出力回路30とデータ入
力回路31を有している。このアドレス出力回路30に
よって指定されたEPROM26のアドレスに記憶され
ているデータがEPROM26から出力され、データ入
力回路31に入力される。32はEPROM26のアド
レスをインクリメントするためのアドレス・カウンタで
ある。なおこのアドレスはPLD25に内蔵されている
SRAMのアドレスにもなる。しかしながらPLD25
のSRAMはEPROM26と同じアドレス構成になっ
ているとは限らないので、PLDに相応しいアドレスに
変換する必要がある。
この変換を行うために変換回路33が設けられている。
回路33によって変換されたアドレスは、アドレス出力
回路34を経てPLD25に供給される。また、そのア
ドレスのデータは、EPROM26から読み出された後
、データ入力回路31、データ出力回路35を経由して
PLD25に与えられる。
回路34を経てPLD25に供給される。また、そのア
ドレスのデータは、EPROM26から読み出された後
、データ入力回路31、データ出力回路35を経由して
PLD25に与えられる。
アドレス・カウンタ32のインクリメント用クロックは
、PLD制御回路24内のクロック発生器36によって
形成される。さらに、アドレス・カウンタ32によって
作られたアドレスは終了検出回路37によってモニタさ
れ、この回路37において終了アドレスが検出される。
、PLD制御回路24内のクロック発生器36によって
形成される。さらに、アドレス・カウンタ32によって
作られたアドレスは終了検出回路37によってモニタさ
れ、この回路37において終了アドレスが検出される。
なお38は制御回路であり、マイクロプロセッサ20か
らのプログラムパルス(PROG)の入力によってアド
レス・カウンタ32を駆動し、さらにプログラム状態で
あることを知らせる信号BUSY“1”をマイクロプロ
セッサ20に出力する。さらにこの制御回路38はPL
D25にプログラムモードを設定するためのCE倍信号
発生する。なお、CE倍信号ロウレベル状態の時プログ
ラムモードであることを示す。
らのプログラムパルス(PROG)の入力によってアド
レス・カウンタ32を駆動し、さらにプログラム状態で
あることを知らせる信号BUSY“1”をマイクロプロ
セッサ20に出力する。さらにこの制御回路38はPL
D25にプログラムモードを設定するためのCE倍信号
発生する。なお、CE倍信号ロウレベル状態の時プログ
ラムモードであることを示す。
次に、第5図の波形図を参照しながら、上記PLD制御
回路24の動作を説明する。
回路24の動作を説明する。
マス、PLD25のプログラムを行う前には、アドレス
・カウンタ32はリセットされており、カウンタの内容
は“0“となっている。また、アドレスφカウ′/夕3
2をインクリメントするカウント・クロックも出力され
ない。このとき制御回路38のBUSY端子はロウレベ
ル、CE端子はハイレベルである。
・カウンタ32はリセットされており、カウンタの内容
は“0“となっている。また、アドレスφカウ′/夕3
2をインクリメントするカウント・クロックも出力され
ない。このとき制御回路38のBUSY端子はロウレベ
ル、CE端子はハイレベルである。
次に、マイクロプロセッサ20よりプログラム開始を指
示するPROGパルスが入力されると(第4図の時間”
r、) 、BUSY端子はハイレベルとなり、プログラ
ムを開始したことをマイクロプロセッサ20に知らせる
。同時にCE端子はロウレベルとなって、PLD25は
プログラム状態となる。また二の時点で、アドレス・カ
ウンタ32のアドレス出力“0”に対応するデータがE
PROM26よりPL、D25に転送される。即ち、P
LD25には、同じアドレス出力“0′に対応するアド
レス値が変換回路33、アドレス出力回路34を介して
与えられる。
示するPROGパルスが入力されると(第4図の時間”
r、) 、BUSY端子はハイレベルとなり、プログラ
ムを開始したことをマイクロプロセッサ20に知らせる
。同時にCE端子はロウレベルとなって、PLD25は
プログラム状態となる。また二の時点で、アドレス・カ
ウンタ32のアドレス出力“0”に対応するデータがE
PROM26よりPL、D25に転送される。即ち、P
LD25には、同じアドレス出力“0′に対応するアド
レス値が変換回路33、アドレス出力回路34を介して
与えられる。
次に、クロック発生器36により作製されたカウント・
クロックによってアドレス・カウンタ32がインクリメ
ントされ、アドレスは“1”六なる。このアドレスに対
応するデータかEPROM26からPLDに転送される
。同時に、EPROMのアドレス“1”に対応するアド
レスをPLD25のアドレス端子に出力する。
クロックによってアドレス・カウンタ32がインクリメ
ントされ、アドレスは“1”六なる。このアドレスに対
応するデータかEPROM26からPLDに転送される
。同時に、EPROMのアドレス“1”に対応するアド
レスをPLD25のアドレス端子に出力する。
第5図に示すように、カウント・クロ・ツクの発生によ
って、上記と全く同様にしてアドレスがインクリメント
され、PLD25のプログラムが実行される。アドレス
・カウンタ′32が最終アドレス“X”に達すると、終
了横用回路37か1&?アドレスであることを検出して
制御回路38に検出信号を出力する。制御回路38はこ
の信号を受けて、次のクロックのタイミング(T2)で
、BUSY端子をロウレベルに設定し、マイクロプロセ
ッサ20にPLD25の書き込みが終了したことを知ら
せる。同時にCE端子はハイレベルに設定され、PLD
のプログラムモードを解除する。また、アドレス・カウ
ンタ32はリセットされ、カウント値は“0“とされる
。
って、上記と全く同様にしてアドレスがインクリメント
され、PLD25のプログラムが実行される。アドレス
・カウンタ′32が最終アドレス“X”に達すると、終
了横用回路37か1&?アドレスであることを検出して
制御回路38に検出信号を出力する。制御回路38はこ
の信号を受けて、次のクロックのタイミング(T2)で
、BUSY端子をロウレベルに設定し、マイクロプロセ
ッサ20にPLD25の書き込みが終了したことを知ら
せる。同時にCE端子はハイレベルに設定され、PLD
のプログラムモードを解除する。また、アドレス・カウ
ンタ32はリセットされ、カウント値は“0“とされる
。
以上のようにして、PLD制御回路24は、マイクロプ
ロセッサ20からのプログラム命令により、自動的にP
LD25のプログラムを行い、これを任意の回路に設定
する。また、このプログラムを終了した時はその旨をマ
イクロプロセッサに伝達する。
ロセッサ20からのプログラム命令により、自動的にP
LD25のプログラムを行い、これを任意の回路に設定
する。また、このプログラムを終了した時はその旨をマ
イクロプロセッサに伝達する。
PLDを書き替える(プログラムする)ためには、以上
のようにマイクロプロセッサの通常の動作中にFLY)
書き込み命令を用意しておく方法(第3図にこの場合の
プログラムの流れを示した)の他に、割り込みに代表さ
れるような、サブルーチン・プログラムを準備する方法
もある(第6図にこの場合のプログラムの流れを示す)
。
のようにマイクロプロセッサの通常の動作中にFLY)
書き込み命令を用意しておく方法(第3図にこの場合の
プログラムの流れを示した)の他に、割り込みに代表さ
れるような、サブルーチン・プログラムを準備する方法
もある(第6図にこの場合のプログラムの流れを示す)
。
次に、このサブルーチン・プログラムを使う方法につい
て説明する。割り込みは、周辺回路がある定められた条
件を満たす状態になると、マイクロプロセッサ20にあ
る決められた特別な処理を要求することから始まる。メ
インプログラム(第6図(a)に示す)上で割り込み要
求を受は付けると、マイクロプロセッサ20はその特別
な処理のプログラム(サブルーチン・プログラム)(第
6図(b)に示す)を実行するため、そのプログラムが
格納されているROM21のアドレスを指定してそこか
ら命令を受は取る。今、このサブルーチンプログラムに
PLD25の書き込み命令が入っているので1、マイク
ロプロセッサ20は、第3図に示した手順と同し手順で
PLD制御回路24を制御して、EPROM26内に格
納されている書き替えデータをPLD25に転送し、P
LD25の書き替えを行う。マイクロプロセッサ20は
PLD25が書き込み動作を開始した後、ナブル−チン
から抜けて、サブルーチンを行う直前の状態に復帰する
。
て説明する。割り込みは、周辺回路がある定められた条
件を満たす状態になると、マイクロプロセッサ20にあ
る決められた特別な処理を要求することから始まる。メ
インプログラム(第6図(a)に示す)上で割り込み要
求を受は付けると、マイクロプロセッサ20はその特別
な処理のプログラム(サブルーチン・プログラム)(第
6図(b)に示す)を実行するため、そのプログラムが
格納されているROM21のアドレスを指定してそこか
ら命令を受は取る。今、このサブルーチンプログラムに
PLD25の書き込み命令が入っているので1、マイク
ロプロセッサ20は、第3図に示した手順と同し手順で
PLD制御回路24を制御して、EPROM26内に格
納されている書き替えデータをPLD25に転送し、P
LD25の書き替えを行う。マイクロプロセッサ20は
PLD25が書き込み動作を開始した後、ナブル−チン
から抜けて、サブルーチンを行う直前の状態に復帰する
。
なお、第1図の装置において、もともとマイクロプロセ
ッサは、データバスを介してメモリLSIを読み8す能
力を備えているため、第7図に示すようにEPROM2
6をデータバス23に接続すると、PLD制御回路24
の回路規模を小さくすることができる。
ッサは、データバスを介してメモリLSIを読み8す能
力を備えているため、第7図に示すようにEPROM2
6をデータバス23に接続すると、PLD制御回路24
の回路規模を小さくすることができる。
さらに第7図のシステムを展開し、第8図に示すように
、PLD25をプログラムするためのデ−タをROM2
1の一領域27に書き込む事によって、EFROMを単
独で持ち必要が無くなる。
、PLD25をプログラムするためのデ−タをROM2
1の一領域27に書き込む事によって、EFROMを単
独で持ち必要が無くなる。
以上のように、PLD書き替えデータは種々の方法でシ
ステム内に取り込むことができるが、このデータを格納
する記憶素子はEFROMに限らず、EFROM、マス
クROM、その他、データを記憶でき、電気的に読み出
せるものであれば、どの様な記憶素子でも良い。また、
第1図、第7図および第8図に示す各回路は、それぞれ
個別のLSIで構成しても、また幾つかあるいは全てを
同一チップ上に搭載してもよく、任意に設計することが
できる。
ステム内に取り込むことができるが、このデータを格納
する記憶素子はEFROMに限らず、EFROM、マス
クROM、その他、データを記憶でき、電気的に読み出
せるものであれば、どの様な記憶素子でも良い。また、
第1図、第7図および第8図に示す各回路は、それぞれ
個別のLSIで構成しても、また幾つかあるいは全てを
同一チップ上に搭載してもよく、任意に設計することが
できる。
[発明の効果]
以上、実施例を挙げて詳細に説明したように、この発明
の装置では、マイクロプロセッサにPLDの書き替え命
令を組み込んだため、この命令を実行することによりP
LDの書き替え動作を簡単に起動でき、また、マイクロ
プロセッサとPLDとのインターフェイスを簡単に取る
ことができる。
の装置では、マイクロプロセッサにPLDの書き替え命
令を組み込んだため、この命令を実行することによりP
LDの書き替え動作を簡単に起動でき、また、マイクロ
プロセッサとPLDとのインターフェイスを簡単に取る
ことができる。
第1図はこの発明の第1の実施例の構成を示すブロック
図、 第2図は第1図に示す実施例の要部の接続関係を示す図
、 第3図は第1図に示す実施例の制御の手順を示すプログ
ラム図、 第4図は第1図に示す装置の一部分の詳細を示すブロッ
ク図、 第5図は第4図に示す回路の動作説明のための波形図、 第6図は第1図に示す実施例の他の制御手順を示すプロ
グラム図、 第7図はこの発明の他の実施例を示すプロ・ツク図、 第8図はこの発明のさらに他の実施例を示すブロック図
、 第9図は従来のPLDにおける記憶素子を示す図、 第10図はこの発明の従来例を示すプロ・ツク図である
。 20・・・マイクロプロセッサ 21・・・ROM 23・・・データバス 24・・・PLD制御回路 25・・・PLD 26・・・EPROM
図、 第2図は第1図に示す実施例の要部の接続関係を示す図
、 第3図は第1図に示す実施例の制御の手順を示すプログ
ラム図、 第4図は第1図に示す装置の一部分の詳細を示すブロッ
ク図、 第5図は第4図に示す回路の動作説明のための波形図、 第6図は第1図に示す実施例の他の制御手順を示すプロ
グラム図、 第7図はこの発明の他の実施例を示すプロ・ツク図、 第8図はこの発明のさらに他の実施例を示すブロック図
、 第9図は従来のPLDにおける記憶素子を示す図、 第10図はこの発明の従来例を示すプロ・ツク図である
。 20・・・マイクロプロセッサ 21・・・ROM 23・・・データバス 24・・・PLD制御回路 25・・・PLD 26・・・EPROM
Claims (4)
- (1)マイクロプロセッサと、 このマイクロプロセッサを駆動するための命令を格納す
る第1の記憶装置と、 プログラマブル論理回路装置と、 このプログラマブル論理回路装置をプログラムするため
のデータを格納する第2の記憶装置と、前記マイクロプ
ロセッサからの命令によって前記第2の記憶装置に格納
されたプログラムデータを前記プログラマブル論理回路
装置に書き込むための制御回路とを具備し、 前記マイクロプロセッサは少なくとも前記プログラマブ
ル論理回路装置の書き替え命令手段を有し、この書き替
え命令手段によって前記制御回路を駆動して前記第2の
記憶装置に格納されたプログラムデータを前記プログラ
マブル論理回路装置に書き込むことを特徴とする半導体
集積回路装置。 - (2)マイクロプロセッサに備えられたプログラマブル
論理回路装置の書き替え命令手段は、プログラマブル論
理回路装置のプログラム開始とプログラムデータのアド
レスを指定する手段であることを特徴とする請求項1に
記載の半導体集積回路装置。 - (3)前記第1の記憶装置、第2の記憶装置は前記マイ
クロプロセッサに対してデータバスを介して接続されて
いることを特徴とする請求項1に記載の半導体集積回路
装置。 - (4)前記第2の記憶装置は前記第1の記憶装置内に組
み込まれ、かつ前記マイクロプロセッサとデータバスに
よって接続されていることを特徴とする請求項1に記載
の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31795690A JPH04199228A (ja) | 1990-11-26 | 1990-11-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31795690A JPH04199228A (ja) | 1990-11-26 | 1990-11-26 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04199228A true JPH04199228A (ja) | 1992-07-20 |
Family
ID=18093879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31795690A Pending JPH04199228A (ja) | 1990-11-26 | 1990-11-26 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04199228A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08172386A (ja) * | 1994-12-19 | 1996-07-02 | Nec Corp | 衛星搭載用論理回路変更方式 |
US6006322A (en) * | 1996-10-25 | 1999-12-21 | Sharp Kabushiki Kaisha | Arithmetic logic unit and microprocessor capable of effectively executing processing for specific application |
JP2008192150A (ja) * | 2007-02-01 | 2008-08-21 | Internatl Business Mach Corp <Ibm> | 直接メモリ・アクセスを使用してプログラマブル論理装置を初期化するための方法、集積回路、システム及びコンピュータ・プログラム |
-
1990
- 1990-11-26 JP JP31795690A patent/JPH04199228A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08172386A (ja) * | 1994-12-19 | 1996-07-02 | Nec Corp | 衛星搭載用論理回路変更方式 |
US6006322A (en) * | 1996-10-25 | 1999-12-21 | Sharp Kabushiki Kaisha | Arithmetic logic unit and microprocessor capable of effectively executing processing for specific application |
JP2008192150A (ja) * | 2007-02-01 | 2008-08-21 | Internatl Business Mach Corp <Ibm> | 直接メモリ・アクセスを使用してプログラマブル論理装置を初期化するための方法、集積回路、システム及びコンピュータ・プログラム |
US8495545B2 (en) | 2007-02-01 | 2013-07-23 | International Business Machines Corporation | Using direct memory access to initialize a programmable logic device |
US8589834B2 (en) | 2007-02-01 | 2013-11-19 | International Business Machines Corporation | Using direct memory access to initialize a programmable logic device |
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