JPH04199228A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路装置に関し、特にプログラマ
ブル論理回路装置を備え、かつこれを任意にプログラム
する機能を備えた半導体集積回路装置に関する。

（従来の技術） 近年、内部に記憶回路を有し、その記憶回路にデータを
書き込むことにより、任意の論理回路を作ることができ
る集積回路が作られている。それらは、プログラマブル
論理回路装置（プログラマブル・ロジック会デバイス、
以下ＰＬＤと略す）と総称され、例えば、特公昭５９−
４８５７４号公報「プログラマブル・アレイ論理回路」
や、米国特許公報第４６９５７４０号に開示されている
技術が使われている。

上記特公昭５９−４８５７４号公報には、マトリックス
状に記憶素子を配置し、それぞれの素子の記憶データに
より、任意の論理を組み立てる（プログラムする）技術
が示されている。この場合の記憶素子としては電気的に
不揮発性のものを用いている。また、米国特許公報第４
６９５７４０号には、論理回路および配線のプログラム
方法が記載されている。この例のプログラマブル・ロジ
ック・デバイス（ＰＬＤ）では、第９図に示すように、
記憶回路としてフリップフロップ回路１を用い、このフ
リップフロップにデータを書き込むことにより任意の論
理回路を作製し、また、配線の選択を行っている。

第９図において、２．３，４．５はスイッチ、６はバッ
ファを示し、フリップフロップ１によって各スイッチ２
，３．４および５のスイッチ方向を制御することによっ
て、端子Ａ、Ｂの入出力方向を変えるようにしている。

フリップフロップのデータはＰＬＤの外部より供給され
るが、ＰＬＤの電源を切った後は消失してしまうため、
書き込みデータを外部の不揮発性メモリ、例えばＥＦＲ
ＯＭに記憶させておき、電源投入後はいつでもそのＥＰ
ＲＯＭからデータを読み込むようにしている。

第１０図は、このようなＥＦＲＯＭを用いた従来のＰＬ
Ｄプログラム装置を示す。第１０図において、１０はＰ
ＬＤで、例えば第９図に示すような記憶回路を多数備え
て構成されている。１１はＰＬＤ制御回路、１２はＰＬ
Ｄの書き込みデータを記憶するＥＦＲＯＭである。この
装置において、電源投入時にＥＰＲＯＭ１２からＰＬＤ
制御回路１１を介してＰＬＤＩＯに速やかに書き込みデ
ータが転送され、ＰＬＤＩＯを任意の論理回路に設定す
ることができる。

以上のような装置は、またマイクロプロセッサを核とし
て、種々の周辺Ｉ１０回路、および記憶回路などを選択
的に搭載した回路ボードに一緒に搭載することができる
。

この装置では、マイクロプロセッサに適当な指令を与え
ることにより、回路ボードもしくは機器が動作中のとき
でも、ＰＬＤＩＯを書き替えることができる。その方法
は、たとえば、Ｅ　Ｐ　ＲＯＭ１２に異なる２組のデー
タを保持させておき、必要に応じて、ＰＬＤに一方のデ
ータを書き込むか、また、他方のデータを書き込むか、
を選択的に行えばよい。具体的な一例をあげると、ＰＬ
Ｄがシリアル・データ入力回路かシリアル・データ出力
回路かのいずれかを取りうる場合を想定すると、ＥＦＲ
ＯＭの一連のアドレス空間にシリアル・データ入力回路
を作るためのデータを、また、それとは異なるアドレス
空間にシリアル・データ出力回路を作るためのデータを
記憶させておく。電源投入時にはＥＦＲＯＭの前者のア
ドレス空間からデータを読み出し、ＰＬＤをシリアル・
データ入力回路とする。その状態で回路ボードを動作さ
せる。その後、シリアル・データを出力する必要が生じ
たら、今度は、ＥＦＲＯＭの後者のアドレス空間からデ
ータ、を読み出し、ＰＬＤをシリアル・データ出力回路
にする。これによりシリアル・データが出力されるよう
になる。さらに、シリアル・データ入力が必要になった
場合は、また、ＥＦＲＯＭの前者のアドレス空間から読
み出してＰＬＤに書き込み、これをシリアル・データ入
力回路とすればよい。

（発明が解決しようとする課題） 以上のように、ＰＬＤを組み込んだ回路ボード、あるい
は機器において、制御の流れに応じてＰＬＤを任意の回
路に変更する場合は、一般にマイクロプロセッサを利用
してＰＬＤの書き替え制御を行っている。ところがこの
様な従来のプログラム装置では、マイクロプロセッサは
ＥＰＲＯＭの個々のデータに対してアドレス指定を行っ
てこのデータを読み出し、これをＰＬＤに書き込む操作
を行う必要があり、従ってＰＬＤにすべてのデータを書
き込んでこれを所定の回路に設定するためには、非常に
多くの命令ステップを必要とする。

またその間、マイクロプロセッサおよびマイクロプロセ
ッサにデータの転送を行うデータ・バスはその仕事に占
有され、他の仕事を行うことは出来ない問題があった。

この発明は、以上のような点に関して成されたもので、
その目的は、マイクロプロセッサにＰＬＤの書き替え命
令機能を付加し、この命令によってＰＬＤ制御回路を駆
動することにより、ＰＬＤの書換え作業をマイクロプロ
セッサからの数個の命令により実行することが可能な半
導体集積回路装置を提供することである。

［発明の構成］ （課題を解決するための手段） この発明は、前記の課題を解決するために、マイクロプ
ロセッサと、このマイクロプロセッサを駆動するための
命令を格納する第１の記憶装置と、プログラマブル論理
回路装置と、このプログラマブル論理回路装置をプログ
ラムするためのデータを格納する第２の記憶装置と、前
記マイクロプロセッサからの命令によって前記第２の記
憶装置に格納されたプログラムデータを前記プログラマ
ブル論理回路装置に書き込むための制御回路、とからな
る半導体集積回路装置において、前記マイクロプロセッ
サは少なくとも前記プログラマブル論理回路装置の書き
替え命令機能を有し、この書き替え命令によって前記制
御回路を駆動して前記第２の記憶装置に格納されたプロ
グラムデータを前記プログラマブル論理回路装置に書き
込むようにしたことを特徴とする。

（作用） この発明の装置では、マイクロプロセッサが通常の機能
とは別に、ＰＬＤの書き込み命令機能を備えているため
、第１の記憶手段に記憶されたＰＬＤの書き替え命令が
マイクロプロセッサに出力されると、マイクロプロセッ
サはこの命令を解読し、ＰＬＤ制御回路にこの命令を転
送する。ＰＬＤはこの命令を受けるとプログラム状態に
設定され、第２の記憶装置に格納されたＰＬＤの書き込
みプログラムを順次読み出して、ＰＬＤに転送し、ＰＬ
Ｄの書き込みを行う。このようにしてＰＬＤを任意に指
定された回路に設定する。

（実施例） 第１図は、この発明に従う半導体集積回路装置の第１の
実施例の構成を示すブロック図である。

マイクロプロセッサ２０には通常、リード・オンリー・
メモリ（ＲＯＭ）２１とランダム・アクセス・メモリ（
ＲＡＭ）２２が、データバス、コントロールバス２３を
介して接続されている。ＲＯＭ２１には命令のコードが
書き込まれており、マイクロプロセッサ２０はこの命令
コードを解読し、命令に応じた動作をする。ＲＡＭ２２
は、必要なデータを一時的に蓄えるもので、マイクロプ
ロセッサ２０の要求に応してデータを書き込んだり読み
出したりする。

この実施例の装置では、さらにＰＬＤ制御回路２４を介
してマイクロプロセッサ２０にＰＬＤ２５が接続されて
いる。ＰＬＤ制御回路２４はマイクロプロセッサ２０の
指令を受けて、ＰＬＤ２５に回路データを書き込む働き
をする。なお、ＰＬＤ２５に書き込まれるデータはあら
かじめＥＰＲＯＭ２６に書き込まれており、ＰＬＤ制御
回路２４がＥＰＲＯＭ２６の必要なアドレス空間をアク
セスすることによって、データが取り出され、ＰＬＤ２
５に転送される。

第２図は、第１図に示したマイクロプロセッサ２０とＰ
ＬＤ２５、ＰＬＤ制御回路２４、ＥＰＲＯＭ２６の接続
関係の一例を示す図であり、さらに第３図は、ＲＯＭ２
１に書き込まれたＰＬＤ２５を書き替えるためのプログ
ラムの一例を示す図である。次にこれらの図を参照しな
がら、第１図に示した実施例の動作を説明する。

通常、マイクロプロセッサ２０はＲＯＭ２１＋、：アド
レスを供給し、そのアドレスの命令コートをデータバス
２３を介して受は取る。マイクロプロセッサ２０は受は
取った命令コードを解読し、その命令に応じた動作を行
う、その後、新たなアトしスを出力し、ＲＯＭ２１より
次の命令を受は取りこねを解読し、て実行する、という
具合に連続した動作を行う。

さて、アドレスを進めているうちに、第３図に示すよう
に、ＰＬＤ書き替え命令のコードがＲＯＭ２１から出力
されると、マイクロプロセッサ２０　ｔｅｌその命令を
解読した後、ＰＬＤ制御回路２４のＰＲＯＧ端子に書き
替えモード信号を出力し、ＰＬＤ制御回路２４をプログ
ラム状態に設定する。

マイクロプロセッサ２０は、次にＲＯＭ２１から、書き
替え開始と終了の情報をもらう。例えば、書き込みを行
うように選択された回路の書き込みデータが格納されて
いるＥＰＲＯＭ２６の先頭アドレスおよび最終アドレス
をＲＯＭ２１から受は取る。

その後、マイクロプロセッサ２０はこれら二つのアドレ
ス・データをＰＬＤ制御回路２４に転送する。さらに、
マイクロブロセ・・・す２０は書き替え開始パルスを出
力し、それを受けてＰ　Ｌ　Ｄ制御回路２４は書き替え
先頭アドレスから順次アドレスを進めて行き、それぞれ
のアドレスに対応するＥＰＲＯＭ２６内のデータをＰＬ
Ｄ２５の対応するアドレスに転送してゆく。書換えを行
っているとき、ＰＬＤ制御回路２４は書き替え中である
ことをマイクロプロセッサ２０に知らせるため、ＢＵＳ
Ｙを１”とする。ＥＰＲＯＭ２６のアドレスが書き替え
の最終アドレスに達しそのデータをＰＬＤ２５に転送し
終わった後は、アドレスのインクリメントは禁止され、
ＰＬＤ制御回路２４はＢＵＳＹ端子を“０”とする。こ
れを受けて、マイクロプロセッサ２０は書き替えが終了
したことを検知する。

第４図は上記ＰＬＤ制御回路２４の詳細を示すブロック
図であり、第５図は第４図の回路の動作を説明するため
の波形図である。

次にこれらの図面を参照しながら、ＰＬＤ制御回路によ
るＰＬＤへのプログラム書き込みを詳細に説明する。

ＰＬＤ制御回路２４は、ＥＰＲＯＭ２６とのインターフ
ェイスを行うために、アドレス出力回路３０とデータ入
力回路３１を有している。このアドレス出力回路３０に
よって指定されたＥＰＲＯＭ２６のアドレスに記憶され
ているデータがＥＰＲＯＭ２６から出力され、データ入
力回路３１に入力される。３２はＥＰＲＯＭ２６のアド
レスをインクリメントするためのアドレス・カウンタで
ある。なおこのアドレスはＰＬＤ２５に内蔵されている
ＳＲＡＭのアドレスにもなる。しかしながらＰＬＤ２５
のＳＲＡＭはＥＰＲＯＭ２６と同じアドレス構成になっ
ているとは限らないので、ＰＬＤに相応しいアドレスに
変換する必要がある。

この変換を行うために変換回路３３が設けられている。

回路３３によって変換されたアドレスは、アドレス出力
回路３４を経てＰＬＤ２５に供給される。また、そのア
ドレスのデータは、ＥＰＲＯＭ２６から読み出された後
、データ入力回路３１、データ出力回路３５を経由して
ＰＬＤ２５に与えられる。

アドレス・カウンタ３２のインクリメント用クロックは
、ＰＬＤ制御回路２４内のクロック発生器３６によって
形成される。さらに、アドレス・カウンタ３２によって
作られたアドレスは終了検出回路３７によってモニタさ
れ、この回路３７において終了アドレスが検出される。

なお３８は制御回路であり、マイクロプロセッサ２０か
らのプログラムパルス（ＰＲＯＧ）の入力によってアド
レス・カウンタ３２を駆動し、さらにプログラム状態で
あることを知らせる信号ＢＵＳＹ“１”をマイクロプロ
セッサ２０に出力する。さらにこの制御回路３８はＰＬ
Ｄ２５にプログラムモードを設定するためのＣＥ倍信号
発生する。なお、ＣＥ倍信号ロウレベル状態の時プログ
ラムモードであることを示す。

次に、第５図の波形図を参照しながら、上記ＰＬＤ制御
回路２４の動作を説明する。

マス、ＰＬＤ２５のプログラムを行う前には、アドレス
・カウンタ３２はリセットされており、カウンタの内容
は“０“となっている。また、アドレスφカウ′／夕３
２をインクリメントするカウント・クロックも出力され
ない。このとき制御回路３８のＢＵＳＹ端子はロウレベ
ル、ＣＥ端子はハイレベルである。

次に、マイクロプロセッサ２０よりプログラム開始を指
示するＰＲＯＧパルスが入力されると（第４図の時間”
ｒ、）　、ＢＵＳＹ端子はハイレベルとなり、プログラ
ムを開始したことをマイクロプロセッサ２０に知らせる
。同時にＣＥ端子はロウレベルとなって、ＰＬＤ２５は
プログラム状態となる。また二の時点で、アドレス・カ
ウンタ３２のアドレス出力“０”に対応するデータがＥ
ＰＲＯＭ２６よりＰＬ、Ｄ２５に転送される。即ち、Ｐ
ＬＤ２５には、同じアドレス出力“０′に対応するアド
レス値が変換回路３３、アドレス出力回路３４を介して
与えられる。

次に、クロック発生器３６により作製されたカウント・
クロックによってアドレス・カウンタ３２がインクリメ
ントされ、アドレスは“１”六なる。このアドレスに対
応するデータかＥＰＲＯＭ２６からＰＬＤに転送される
。同時に、ＥＰＲＯＭのアドレス“１”に対応するアド
レスをＰＬＤ２５のアドレス端子に出力する。

第５図に示すように、カウント・クロ・ツクの発生によ
って、上記と全く同様にしてアドレスがインクリメント
され、ＰＬＤ２５のプログラムが実行される。アドレス
・カウンタ′３２が最終アドレス“Ｘ”に達すると、終
了横用回路３７か１＆？アドレスであることを検出して
制御回路３８に検出信号を出力する。制御回路３８はこ
の信号を受けて、次のクロックのタイミング（Ｔ２）で
、ＢＵＳＹ端子をロウレベルに設定し、マイクロプロセ
ッサ２０にＰＬＤ２５の書き込みが終了したことを知ら
せる。同時にＣＥ端子はハイレベルに設定され、ＰＬＤ
のプログラムモードを解除する。また、アドレス・カウ
ンタ３２はリセットされ、カウント値は“０“とされる
。

以上のようにして、ＰＬＤ制御回路２４は、マイクロプ
ロセッサ２０からのプログラム命令により、自動的にＰ
ＬＤ２５のプログラムを行い、これを任意の回路に設定
する。また、このプログラムを終了した時はその旨をマ
イクロプロセッサに伝達する。

ＰＬＤを書き替える（プログラムする）ためには、以上
のようにマイクロプロセッサの通常の動作中にＦＬＹ）
書き込み命令を用意しておく方法（第３図にこの場合の
プログラムの流れを示した）の他に、割り込みに代表さ
れるような、サブルーチン・プログラムを準備する方法
もある（第６図にこの場合のプログラムの流れを示す）
。

次に、このサブルーチン・プログラムを使う方法につい
て説明する。割り込みは、周辺回路がある定められた条
件を満たす状態になると、マイクロプロセッサ２０にあ
る決められた特別な処理を要求することから始まる。メ
インプログラム（第６図（ａ）に示す）上で割り込み要
求を受は付けると、マイクロプロセッサ２０はその特別
な処理のプログラム（サブルーチン・プログラム）（第
６図（ｂ）に示す）を実行するため、そのプログラムが
格納されているＲＯＭ２１のアドレスを指定してそこか
ら命令を受は取る。今、このサブルーチンプログラムに
ＰＬＤ２５の書き込み命令が入っているので１、マイク
ロプロセッサ２０は、第３図に示した手順と同し手順で
ＰＬＤ制御回路２４を制御して、ＥＰＲＯＭ２６内に格
納されている書き替えデータをＰＬＤ２５に転送し、Ｐ
ＬＤ２５の書き替えを行う。マイクロプロセッサ２０は
ＰＬＤ２５が書き込み動作を開始した後、ナブル−チン
から抜けて、サブルーチンを行う直前の状態に復帰する
。

なお、第１図の装置において、もともとマイクロプロセ
ッサは、データバスを介してメモリＬＳＩを読み８す能
力を備えているため、第７図に示すようにＥＰＲＯＭ２
６をデータバス２３に接続すると、ＰＬＤ制御回路２４
の回路規模を小さくすることができる。

さらに第７図のシステムを展開し、第８図に示すように
、ＰＬＤ２５をプログラムするためのデ−タをＲＯＭ２
１の一領域２７に書き込む事によって、ＥＦＲＯＭを単
独で持ち必要が無くなる。

以上のように、ＰＬＤ書き替えデータは種々の方法でシ
ステム内に取り込むことができるが、このデータを格納
する記憶素子はＥＦＲＯＭに限らず、ＥＦＲＯＭ、マス
クＲＯＭ、その他、データを記憶でき、電気的に読み出
せるものであれば、どの様な記憶素子でも良い。また、
第１図、第７図および第８図に示す各回路は、それぞれ
個別のＬＳＩで構成しても、また幾つかあるいは全てを
同一チップ上に搭載してもよく、任意に設計することが
できる。

［発明の効果］ 以上、実施例を挙げて詳細に説明したように、この発明
の装置では、マイクロプロセッサにＰＬＤの書き替え命
令を組み込んだため、この命令を実行することによりＰ
ＬＤの書き替え動作を簡単に起動でき、また、マイクロ
プロセッサとＰＬＤとのインターフェイスを簡単に取る
ことができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示すブロック
図、 第２図は第１図に示す実施例の要部の接続関係を示す図
、 第３図は第１図に示す実施例の制御の手順を示すプログ
ラム図、 第４図は第１図に示す装置の一部分の詳細を示すブロッ
ク図、 第５図は第４図に示す回路の動作説明のための波形図、 第６図は第１図に示す実施例の他の制御手順を示すプロ
グラム図、 第７図はこの発明の他の実施例を示すプロ・ツク図、 第８図はこの発明のさらに他の実施例を示すブロック図
、 第９図は従来のＰＬＤにおける記憶素子を示す図、 第１０図はこの発明の従来例を示すプロ・ツク図である
。 ２０・・・マイクロプロセッサ ２１・・・ＲＯＭ ２３・・・データバス ２４・・・ＰＬＤ制御回路 ２５・・・ＰＬＤ ２６・・・ＥＰＲＯＭ

Claims (4)

【特許請求の範囲】
1. （１）マイクロプロセッサと、 このマイクロプロセッサを駆動するための命令を格納す
   る第１の記憶装置と、 プログラマブル論理回路装置と、 このプログラマブル論理回路装置をプログラムするため
   のデータを格納する第２の記憶装置と、前記マイクロプ
   ロセッサからの命令によって前記第２の記憶装置に格納
   されたプログラムデータを前記プログラマブル論理回路
   装置に書き込むための制御回路とを具備し、 前記マイクロプロセッサは少なくとも前記プログラマブ
   ル論理回路装置の書き替え命令手段を有し、この書き替
   え命令手段によって前記制御回路を駆動して前記第２の
   記憶装置に格納されたプログラムデータを前記プログラ
   マブル論理回路装置に書き込むことを特徴とする半導体
   集積回路装置。
2. （２）マイクロプロセッサに備えられたプログラマブル
   論理回路装置の書き替え命令手段は、プログラマブル論
   理回路装置のプログラム開始とプログラムデータのアド
   レスを指定する手段であることを特徴とする請求項１に
   記載の半導体集積回路装置。
3. （３）前記第１の記憶装置、第２の記憶装置は前記マイ
   クロプロセッサに対してデータバスを介して接続されて
   いることを特徴とする請求項１に記載の半導体集積回路
   装置。
4. （４）前記第２の記憶装置は前記第１の記憶装置内に組
   み込まれ、かつ前記マイクロプロセッサとデータバスに
   よって接続されていることを特徴とする請求項１に記載
   の半導体集積回路装置。