JPH0298239A - 同期引込回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 繰り返しパターンのエラーを検出する場合、入力データ
と、基準データの位相を一致させる必要がある。

そのため、基準データを１ビツトごとずらし、ある一定
以下の誤り率で位相の一致を判断しなければならない。

この発明は、入力データと多重により作られた基準デー
タの位相を一致させるために基準データを１ビツトずつ
ずらすための同期引込回路についてのものである。

（ｂ）従来技術と問題点 次に、第２図を参照して従来技術による同期引込回路を
説明する。

第２図の１１は基準クロック、１２はトリガ信号、１３
と１４はＦＦ、１５はノアゲート、１θはオアゲート、
１７は１／２分周器、１８はパターン発生回路、１８は
データ多重回路である。

次に、第２図のタイムチャートを第４図に示す。

第４図のＡ−Ｆは、第２図につけた符号の位置の波形で
ある。

データを多重する場合のタイムチャートを第３図に示す
。

第３図のＤｌとＤ２はそれぞれデータであり、データ「
ｌＯ」〜「１８」が多重された状態が多重後の波形に示
されている。

第２図の従来技術では、高速のＦＦ、ゲートなどが多数
必要になり、回路構成が複雑になるという問題点がある
。

（ｃ）発明の目的 従来の移相回路に比べて、低速のデバイスを用いて、よ
り簡単な移相回路の提供を目的とする。

（ｄ）発明の実施例 次に、この発明による実施例の構成図を第１図に示す。

第１図の１は１７２分周器、２は排他的論理和回路（以
下、ＥＸＯＲという。）であり、その他の部分は第２図
と同じである。

すなわち、第１図は第２図の１３〜１７を１７２分周器
１とＥＸＯＲ２に置き換えたものである。

第１図では、基準クロック１１を１／２分周器１に入れ
、１７２分周し、トリガ信号１２と１／２分周器出力を
ＥＸＯＲ２に入れる。そして、ＥＸＯＲ２の出力をパタ
ーン発生回路１８に入れている。

次に、第１図のタイムチャートを第５図に示す。

第５図のＧとＨは、第１図につけた符号の位置の波形で
ある。

基準クロック１１は１７２分周器１により分周され、出
力Ｇを出す。

出力Ｇと基準クロック１１と同期したトリガのＥＸＯＲ
２の出力Ｈがパターン発生器１８の基準クロックとなる
。

第５図の移相で、基準クロック１１の「２」、「７」が
トリガの変換点であり、出力Ｇが反転して出力Ｈになる
。

トリガ変換点で出力Ｈのパルス幅が大きくなり、パター
ン幅が大きくなると、パターン発生器１８から出てくる
データＤ５・Ｄ６の中の「３０」、ｒ３１Ｊ、ｒ３４Ｊ
、ｒ３５Ｊが大きくなる。

パターン発生器１８で作られるデータＤ５・Ｄ６をパタ
ーン発生器１８の基準クロックＨで多重すると、ｒ３０
Ｊ、ｒ３４Ｊが他のデータに比べ基準クロックｌｌの１
周期分長いデータとなり、人力データからみて基準デー
タがｆｏの１クロック分遅れた状態になる。

以上の過程でデータが１ビツトずれる。

次に、この発明による他の実施例の回路図を第６図に示
す。

第６図はトリガ信号１２が基準クロック１１と同期して
いない場合の例である。

第６図の３はＦＦであり、その他は第１図と同じである
。。

第６図は、パターン発生回路１８の入力を基準クロック
１１と同期させたものである。

次に、第６図のタイムチャートを第７図に示す。

第７図のＪとＫは、第６図につけた符号の位置の波形で
ある。

次に、この発明による他の実施例の回路図を第８図に示
す。

第８図もトリが信号１２が基準クロック１１と同期して
いない場合の例である。

第８図は、トリガ信号１２を基準クロック１１に同期さ
せたものである。

次に、第８図のタイムチャートを第９図に示す。

第７図のり、Ｍ及びＮは、第８図につけた符号の位置の
波形である。

次に、この発明による他の実施例の同図を第１０図に示
す。

第１０図もトリが信号１２が基準クロック１１と同期し
ていない場合の例である。

第１０図は、トリが信号１２を基準クロック１１の１７
２に同期させたものである。

次に、第１０図のタイムチャートを第１１図に示す。

第１１図のＰとＱは、第１０図につけた符号の位置の波
形である。

第６図、第８図及び第１０図の最終出力は、第１図のも
のと同じになる。

（ｅ）発明の効果 この発明によれば、入力データと基準データの位相を一
致させるために必要なデバイスを従来のものより低速の
ものに置き換えることができ、回路を簡略化することが
できる。

【図面の簡単な説明】

第１図はこの発明による第１の実施例の構成図、第２図
は従来技術による構成図、第３図はデータの多重を示す
タイムチャート、第４図は従来の移相を示すタイムチャ
ート、第５図は第１図の移相を示す図、第６図はこの発
明による第２の実施例の構成図、第７図は第６図のタイ
ムチャート、第８図はこの発明による第３の実施例の構
成図、第９図は第８図のタイムチャート、第１０図はこ
の発明による第４の実施例の構成図、第１１図は第１０
図のタイムチャートである。 １・・・・・・１７２分周器、２・・・・・・ＥＸＯＲ
，３・・・・・・ＦＦ、ｉｆ・・・・・・基準クロック
、１２・・・・・・トリガ信号、１３・１４・・・・・
・ＦＦ、１５・１６・・・・・・ゲート、１７・・・・
・・分周器、１８・・・・・・パターン発生器、１９デ
一タ多重回路。 代理人　　弁理士　　小　俣　欽　司 情 憾 情

Claims (1)

1. 【特許請求の範囲】 １、基準クロックｆ＿０を１／２分周する１／２分周器
   と、トリガ信号と１／２分周器出力を入力とするＥＸＯ
   Ｒとを備えることを特徴とする同期引込回路。 ２、基準クロックｆ＿０を１／２分周する１／２分周器
   と、１／２分周器出力とトリガ信号を入力とするＥＸＯ
   Ｒと、ＥＸＯＲ出力をＤ入力とし、入力データｆ＿０を
   クロック入力とするＦＦとを備えることを特徴とする同
   期引込回路。 ３、基準クロックｆ＿０を１／２分周する１／２分周器
   と、トリガ信号をＤ入力とし、入力データｆ＿０をクロ
   ック入力とするＦＦと、１／２分周器出力とＦＦ出力を
   入力とするＥＸＯＲとを備えることを特徴とする同期引
   込回路。 ４、基準クロックｆ＿０を１／２分周する１／２分周器
   と、トリガ信号をＤ入力とし、１／２分周器出力をクロ
   ック入力とするＦＦと、 １／２分周器出力とＦＦ出力を入力とする ＥＸＯＲとを備えることを特徴とする同期引込回路。