JPH04286163A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH04286163A JPH04286163A JP7473291A JP7473291A JPH04286163A JP H04286163 A JPH04286163 A JP H04286163A JP 7473291 A JP7473291 A JP 7473291A JP 7473291 A JP7473291 A JP 7473291A JP H04286163 A JPH04286163 A JP H04286163A
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Landscapes
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の製造方法
に関し、より詳しくは、インバータ、小型電力変換装置
等に使用されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａ
ｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）用
に適した半導体基板の製造方法に関する。
に関し、より詳しくは、インバータ、小型電力変換装置
等に使用されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａ
ｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）用
に適した半導体基板の製造方法に関する。
【０００２】
【従来の技術】ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａ
ｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は
、パワーＭＯＳＦＥＴの高速スイッチング特性及びバイ
ポーラトランジスタの高電力特性を備え、パワー半導体
素子として、例えば、インバータ及び小型電力変換装置
等に使用されている。
ｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は
、パワーＭＯＳＦＥＴの高速スイッチング特性及びバイ
ポーラトランジスタの高電力特性を備え、パワー半導体
素子として、例えば、インバータ及び小型電力変換装置
等に使用されている。
【０００３】ＩＧＢＴの基本構造を図５に示す。その動
作原理は次の通りである。
作原理は次の通りである。
【０００４】ゲートに正の電圧を印加するとゲート電極
５の下のｐベース層７の表面にｎチャネルが形成されｎ
− 層８に電子が流入する。その結果、ｐ＋ ドレイン
層１０からｎ− 層８に正孔の注入が起こり、オン抵抗
は低下する。
５の下のｐベース層７の表面にｎチャネルが形成されｎ
− 層８に電子が流入する。その結果、ｐ＋ ドレイン
層１０からｎ− 層８に正孔の注入が起こり、オン抵抗
は低下する。
【０００５】このように、ＩＧＢＴは低オン特性のすぐ
れたＭＯＳ入力形自己ターンオフ素子であるが、ＩＧＢ
Ｔ実用化のポイントはオン抵抗を下げるために導入した
正孔を速やかに消滅させ高速動作をさせることにある。
れたＭＯＳ入力形自己ターンオフ素子であるが、ＩＧＢ
Ｔ実用化のポイントはオン抵抗を下げるために導入した
正孔を速やかに消滅させ高速動作をさせることにある。
【０００６】この高速動作を実現させる手法としてｎ＋
バッファ層９の不純物濃度の精密コントロール技術に
よる正孔注入量の最適化が重要視されるようになってき
た。
バッファ層９の不純物濃度の精密コントロール技術に
よる正孔注入量の最適化が重要視されるようになってき
た。
【０００７】ＩＧＢＴ用半導体基板は、従来、図６（ａ
）〜（ｃ）に示すようにｐ＋ シリコン基板１１（例え
ばボロン濃度３．７８×１０１８原子／ｃｍ３ ）の裏
面からのボロンの気化を防止するために、該基板の裏面
をＣＶＤ酸化膜１２で保護した後、ｎ＋ バッファ層１
３（例えばリン濃度７．８４×１０１６原子／ｃｍ３
）をエピタキシャル成長させ、次いでその上に低濃度の
ｎ− 層１４（例えばリン濃度４．５×１０１３原子／
ｃｍ３ ）をエピタキシャル成長させて作製されている
。
）〜（ｃ）に示すようにｐ＋ シリコン基板１１（例え
ばボロン濃度３．７８×１０１８原子／ｃｍ３ ）の裏
面からのボロンの気化を防止するために、該基板の裏面
をＣＶＤ酸化膜１２で保護した後、ｎ＋ バッファ層１
３（例えばリン濃度７．８４×１０１６原子／ｃｍ３
）をエピタキシャル成長させ、次いでその上に低濃度の
ｎ− 層１４（例えばリン濃度４．５×１０１３原子／
ｃｍ３ ）をエピタキシャル成長させて作製されている
。
【０００８】
【発明が解決しようとする課題】ところが前述の方法で
は、■ｐ＋ シリコン基板に、より低濃度で反対導電型
のｎ＋ バッファ層やｎ− 層をエピタキシャル成長法
により形成させているので、エピタキシャル成長開始時
にｐ＋ シリコン基板の表面からドーパントであるボロ
ンが気化し、この気化したボロンが気相からｎ＋ バッ
ファ層やｎ− 層に混入する、所謂オートドープが発生
するため、ｎ＋ バッファ層やｎ− 層の不純物濃度を
精密にコントロールすることができず、その結果、ｎ＋
バッファ層やｎ− 層の抵抗率が変動し、また時には
ｎ− 層が反対導電型のｐ型に反転することもあり得る
ので、良好な電気特性を有する半導体装置の製造が困難
となる。この他ＩＧＢＴ用半導体基板としては、ｎ＋
シリコン基板上にｐ＋ バッファー層をエピタキシャル
成長させるｐ− ／ｐ＋ ／ｎ＋ 型も考えられるが、
この場合にも上記の場合すなわち、ｎ− ／ｎ＋ ／ｐ
＋ 型の場合と同様に、ｎ＋ シリコン基板からのオー
トドーピング現象により、ｐ＋ ，ｐ− 層の不純物濃
度を精密にコントロールできないという問題を生ずる。
は、■ｐ＋ シリコン基板に、より低濃度で反対導電型
のｎ＋ バッファ層やｎ− 層をエピタキシャル成長法
により形成させているので、エピタキシャル成長開始時
にｐ＋ シリコン基板の表面からドーパントであるボロ
ンが気化し、この気化したボロンが気相からｎ＋ バッ
ファ層やｎ− 層に混入する、所謂オートドープが発生
するため、ｎ＋ バッファ層やｎ− 層の不純物濃度を
精密にコントロールすることができず、その結果、ｎ＋
バッファ層やｎ− 層の抵抗率が変動し、また時には
ｎ− 層が反対導電型のｐ型に反転することもあり得る
ので、良好な電気特性を有する半導体装置の製造が困難
となる。この他ＩＧＢＴ用半導体基板としては、ｎ＋
シリコン基板上にｐ＋ バッファー層をエピタキシャル
成長させるｐ− ／ｐ＋ ／ｎ＋ 型も考えられるが、
この場合にも上記の場合すなわち、ｎ− ／ｎ＋ ／ｐ
＋ 型の場合と同様に、ｎ＋ シリコン基板からのオー
トドーピング現象により、ｐ＋ ，ｐ− 層の不純物濃
度を精密にコントロールできないという問題を生ずる。
【０００９】また、■ｐ＋ シリコン基板１１上にｎ＋
層やｎ− 層をエピタキシャル成長させる時、基板周
縁及び側端面のシリコン酸化膜１７上にはノジュールと
称する多結晶の突起状異常成長が起こり、基板取り扱い
時にしばしばノジュールが破損分離し、エピタキシャル
成長層を傷付ける。
層やｎ− 層をエピタキシャル成長させる時、基板周
縁及び側端面のシリコン酸化膜１７上にはノジュールと
称する多結晶の突起状異常成長が起こり、基板取り扱い
時にしばしばノジュールが破損分離し、エピタキシャル
成長層を傷付ける。
【００１０】更に、■高品質のエピタキシャル成長層を
必要とするため成長速度が遅くなる等の欠点があった。
必要とするため成長速度が遅くなる等の欠点があった。
【００１１】本発明は上記の点を解決しようとするもの
で、その目的は、ノジュールの発生がなく、かつ各層の
不純物濃度を精密コントロールすることにより抵抗率を
安定化し、さらに成長速度が速くかつ容易に製造できる
半導体基板の製造方法を提供することにある。
で、その目的は、ノジュールの発生がなく、かつ各層の
不純物濃度を精密コントロールすることにより抵抗率を
安定化し、さらに成長速度が速くかつ容易に製造できる
半導体基板の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体基板の製
造方法は、抵抗率が３０Ωｃｍ以上の単結晶シリコン基
板の一主表面上に拡散法または気相成長法によって、該
単結晶シリコン基板と同じ導電型を有し、抵抗率が０．
０５〜０．５Ωｃｍである単結晶の第１シリコン層を形
成する工程と、次いで該第１シリコン層と逆の導電型を
有し、抵抗率が第１シリコン層より低く、かつその値が
０．１Ωｃｍ以下の第２シリコン層を形成する工程と、
該単結晶シリコン基板を他方の主表面から所定の厚さま
で研削及び／または研磨加工する工程とを有することを
特徴とする。さらに、本発明は、上記の半導体基板の製
造方法の範疇に含まれ、ｎ− ／ｎ＋ ／ｐ＋ の層構
成を有する半導体基板の製造方法を提供するものであり
、その製造方法は、リン濃度１０１４ｃｍ−３以下のｎ
型単結晶シリコン基板の一主表面上に拡散法または気相
成長法によって、リン濃度１０１６〜１０１８ｃｍ−３
のｎ型単結晶の第１シリコン層を形成する工程と、次い
で該第１シリコン層上に気相成長法にてホウ素濃度が１
０１８ｃｍ−３以上のｐ型の単結晶の第２シリコン層を
形成する工程と、該単結晶シリコン基板を他方の主表面
から所定の厚さまで研削、研磨加工する工程とを有する
ことを特徴としている。
造方法は、抵抗率が３０Ωｃｍ以上の単結晶シリコン基
板の一主表面上に拡散法または気相成長法によって、該
単結晶シリコン基板と同じ導電型を有し、抵抗率が０．
０５〜０．５Ωｃｍである単結晶の第１シリコン層を形
成する工程と、次いで該第１シリコン層と逆の導電型を
有し、抵抗率が第１シリコン層より低く、かつその値が
０．１Ωｃｍ以下の第２シリコン層を形成する工程と、
該単結晶シリコン基板を他方の主表面から所定の厚さま
で研削及び／または研磨加工する工程とを有することを
特徴とする。さらに、本発明は、上記の半導体基板の製
造方法の範疇に含まれ、ｎ− ／ｎ＋ ／ｐ＋ の層構
成を有する半導体基板の製造方法を提供するものであり
、その製造方法は、リン濃度１０１４ｃｍ−３以下のｎ
型単結晶シリコン基板の一主表面上に拡散法または気相
成長法によって、リン濃度１０１６〜１０１８ｃｍ−３
のｎ型単結晶の第１シリコン層を形成する工程と、次い
で該第１シリコン層上に気相成長法にてホウ素濃度が１
０１８ｃｍ−３以上のｐ型の単結晶の第２シリコン層を
形成する工程と、該単結晶シリコン基板を他方の主表面
から所定の厚さまで研削、研磨加工する工程とを有する
ことを特徴としている。
【００１３】次に本発明を、図１に示すようなｎ− シ
リコン基板上にバッファ層としてｎ＋ 層を形成し、最
後にｐ＋ 層を積層した構造のＩＧＢＴ用半導体基板１
を製造する場合を例にとり、詳細に説明する。なお、ｐ
− ／ｐ＋ ／ｎ＋ 型の場合も以下の説明と略同様に
して製造することでできることはいうまでもない。
リコン基板上にバッファ層としてｎ＋ 層を形成し、最
後にｐ＋ 層を積層した構造のＩＧＢＴ用半導体基板１
を製造する場合を例にとり、詳細に説明する。なお、ｐ
− ／ｐ＋ ／ｎ＋ 型の場合も以下の説明と略同様に
して製造することでできることはいうまでもない。
【００１４】本発明の半導体基板の製造工程を図２（ａ
）〜（ｄ）に示す。まず、厚さ４００〜７５０μｍ、直
径１００〜１５０ｍｍ、リン濃度１０１４ｃｍ−３以下
（抵抗率５０Ωｃｍ以上）の公知の方法にて鏡面にされ
たｎ− 単結晶シリコン基板２（図２（ａ））の一主表
面上に拡散法または気相成長法にてバッファ層である厚
さ３〜２０μｍで、リン濃度１０１６〜１０１８ｃｍ−
３（抵抗率０．０２５〜０．６Ωｃｍ）のｎ＋ 層３を
形成させる（図２（ｂ））。このとき、気相成長法にお
いては、単結晶シリコン層となるようにｎ＋ 層３をエ
ピタキシャル成長させる。
）〜（ｄ）に示す。まず、厚さ４００〜７５０μｍ、直
径１００〜１５０ｍｍ、リン濃度１０１４ｃｍ−３以下
（抵抗率５０Ωｃｍ以上）の公知の方法にて鏡面にされ
たｎ− 単結晶シリコン基板２（図２（ａ））の一主表
面上に拡散法または気相成長法にてバッファ層である厚
さ３〜２０μｍで、リン濃度１０１６〜１０１８ｃｍ−
３（抵抗率０．０２５〜０．６Ωｃｍ）のｎ＋ 層３を
形成させる（図２（ｂ））。このとき、気相成長法にお
いては、単結晶シリコン層となるようにｎ＋ 層３をエ
ピタキシャル成長させる。
【００１５】ｎ＋ 層３のリン濃度はｎ− 単結晶シリ
コン基板２のリン濃度よりも相当高いので、ｎ＋ 層３
を気相成長法で形成する際、従来法で問題となっている
オートドープの影響が全くなく、ｎ＋ 層３のリン濃度
を精密にコントロールすることができる。
コン基板２のリン濃度よりも相当高いので、ｎ＋ 層３
を気相成長法で形成する際、従来法で問題となっている
オートドープの影響が全くなく、ｎ＋ 層３のリン濃度
を精密にコントロールすることができる。
【００１６】次に、ｎ＋ 層３上に気相成長法にて厚さ
１００〜４００μｍ、ホウ素濃度１０１８ｃｍ−３以上
（抵抗率０．０２５Ωｃｍ以下）のｐ＋ シリコン層４
を形成する（図２（ｃ））。ｐ＋ シリコン層４は、高
品質を要求されないため、単結晶となる範囲でできるだ
け高速成長させることができる。またｎ＋ 層３のリン
濃度はｐ＋ シリコン層４のホウ素濃度よりも低いため
、ｐ＋シリコン層４の堆積開始時、ｎ＋ 層３の表面か
ら気化したリンによるオードトープの影響は無視できる
。
１００〜４００μｍ、ホウ素濃度１０１８ｃｍ−３以上
（抵抗率０．０２５Ωｃｍ以下）のｐ＋ シリコン層４
を形成する（図２（ｃ））。ｐ＋ シリコン層４は、高
品質を要求されないため、単結晶となる範囲でできるだ
け高速成長させることができる。またｎ＋ 層３のリン
濃度はｐ＋ シリコン層４のホウ素濃度よりも低いため
、ｐ＋シリコン層４の堆積開始時、ｎ＋ 層３の表面か
ら気化したリンによるオードトープの影響は無視できる
。
【００１７】また、本発明においては、ｎ− 単結晶シ
リコン基板２の裏面および側面に酸化膜を設けなくても
裏面からのオートドープの心配がないため、従来の方法
に比べて工程数が短く、またポリシリコンの異常成長に
より生じるノジュールの発生がない。さらにｎ＋ 層３
を拡散法にて形成すれば、従来よりもクラウンの発生を
抑えることができる。
リコン基板２の裏面および側面に酸化膜を設けなくても
裏面からのオートドープの心配がないため、従来の方法
に比べて工程数が短く、またポリシリコンの異常成長に
より生じるノジュールの発生がない。さらにｎ＋ 層３
を拡散法にて形成すれば、従来よりもクラウンの発生を
抑えることができる。
【００１８】最後に図２（ｃ）で得られた基板をｐ＋
シリコン層４を表面が平滑になるまで研磨した後、ｎ−
単結晶シリコン基板２を厚さが５０〜２５０μｍにな
るまで通常の研削、研磨方法により加工することにより
ＩＧＢＴ用半導体基板１を得ることができる。
シリコン層４を表面が平滑になるまで研磨した後、ｎ−
単結晶シリコン基板２を厚さが５０〜２５０μｍにな
るまで通常の研削、研磨方法により加工することにより
ＩＧＢＴ用半導体基板１を得ることができる。
【００１９】
【実施例】次に本発明を実施例及び比較例を挙げて説明
する。 実施例 基板ウェーハとして、ＦＺ法で作成された面方位（１０
０）、リン濃度４．０×１０１３ｃｍ−３，抵抗率１３
０Ωｃｍ、直径１２５ｍｍ，初期厚さ６２５μｍのｎ型
のシリコン基板を用い、縦型エピリアクターのサセプタ
上に並べた。水素雰囲気中で前記シリコン基板を１１５
０℃まで加熱し、その後トリクロロシラン５リットル／
ｍｉｎ、Ｈ２ ８０リットル／ｍｉｎに加えて、水素希
釈のホスフィンガス０．２リットル／ｍｉｎを供給し、
２．０±０．１μｍ／ｍｉｎの成長速度で５分間堆積さ
せて層厚１０±１μｍのｎ＋ バッファ層を形成した。 ホスフィンガスの添加量は、堆積されるシリコン層のリ
ン濃度が８．７×１０１６ｃｍ−３、抵抗率が０．１０
±０．０１Ωｃｍになるように調整した。
する。 実施例 基板ウェーハとして、ＦＺ法で作成された面方位（１０
０）、リン濃度４．０×１０１３ｃｍ−３，抵抗率１３
０Ωｃｍ、直径１２５ｍｍ，初期厚さ６２５μｍのｎ型
のシリコン基板を用い、縦型エピリアクターのサセプタ
上に並べた。水素雰囲気中で前記シリコン基板を１１５
０℃まで加熱し、その後トリクロロシラン５リットル／
ｍｉｎ、Ｈ２ ８０リットル／ｍｉｎに加えて、水素希
釈のホスフィンガス０．２リットル／ｍｉｎを供給し、
２．０±０．１μｍ／ｍｉｎの成長速度で５分間堆積さ
せて層厚１０±１μｍのｎ＋ バッファ層を形成した。 ホスフィンガスの添加量は、堆積されるシリコン層のリ
ン濃度が８．７×１０１６ｃｍ−３、抵抗率が０．１０
±０．０１Ωｃｍになるように調整した。
【００２０】ｎ＋ バッファ層を形成した後、基板の温
度を１１５０℃に保ったまま、水素雰囲気中で１０分間
保持した後、トリクロロシラン１０リットル／ｍｉｎ，
Ｈ２ ８０リットル／ｍｉｎに加えて水素希釈のジボラ
ンガス０．５リットル／ｍｉｎを供給し、４．０±０．
２μｍ／ｍｉｎの成長速度で５２分間堆積させて層厚２
１０±１０μｍのｐ＋ 層を形成した。ジボランガスの
添加量は、堆積されるシリコン層のホウ素濃度が２．２
×１０１９ｃｍ−３、抵抗率が０．００５±０．００１
Ωｃｍになるように調整した。
度を１１５０℃に保ったまま、水素雰囲気中で１０分間
保持した後、トリクロロシラン１０リットル／ｍｉｎ，
Ｈ２ ８０リットル／ｍｉｎに加えて水素希釈のジボラ
ンガス０．５リットル／ｍｉｎを供給し、４．０±０．
２μｍ／ｍｉｎの成長速度で５２分間堆積させて層厚２
１０±１０μｍのｐ＋ 層を形成した。ジボランガスの
添加量は、堆積されるシリコン層のホウ素濃度が２．２
×１０１９ｃｍ−３、抵抗率が０．００５±０．００１
Ωｃｍになるように調整した。
【００２１】縦型エピリアクターから取り出した後、ｐ
＋ 層の表面を１０μｍ研磨し、平滑にした後、ｎ型の
シリコン基板を厚さ１９０μｍまで研削、研磨すること
により全体の厚さが４１０μｍのＩＧＢＴ用半導体基板
を得た。得られた半導体基板の各層の厚さと濃度の関係
をＳＲ法で測定した。その結果を図３に示す。
＋ 層の表面を１０μｍ研磨し、平滑にした後、ｎ型の
シリコン基板を厚さ１９０μｍまで研削、研磨すること
により全体の厚さが４１０μｍのＩＧＢＴ用半導体基板
を得た。得られた半導体基板の各層の厚さと濃度の関係
をＳＲ法で測定した。その結果を図３に示す。
【００２２】図３よりオートドープの発生がなく、リン
やホウ素の不純物濃度が一定で、各層の抵抗率が安定し
ていることがわかる。
やホウ素の不純物濃度が一定で、各層の抵抗率が安定し
ていることがわかる。
【００２３】比較例
基板ウェーハとして、ＣＺ法で作成された面方位（１０
０）、ホウ素濃度２．０×１０１９ｃｍ−３、抵抗率０
．００５Ωｃｍ、直径１２５ｍｍ、初期厚さ５５０μｍ
のｐ型のシリコン基板の裏面にＣＶＤシリコン酸化膜１
μｍを堆積させた基板を用い、縦型エピリアクターのサ
セプタ上に並べた。水素雰囲気中で前記シリコン基板を
１１３０℃まで加熱し、その後トリクロロシラン３リッ
トル／ｍｉｎ、Ｈ２ ８０リットル／ｍｉｎに加えて、
水素希釈のホスフィンガス０．２リットル／ｍｉｎを供
給し、１．０±０．０１μｍ／ｍｉｎの成長速度で１０
分間堆積させて層厚１０±１μｍのｎ＋ バッファ層を
形成した。ホスフィンガスの添加量は、堆積されるシリ
コン層のリン濃度が８．７×１０１６ｃｍ−３、抵抗率
が０．１０±０．０１Ωｃｍになるように調整した。
０）、ホウ素濃度２．０×１０１９ｃｍ−３、抵抗率０
．００５Ωｃｍ、直径１２５ｍｍ、初期厚さ５５０μｍ
のｐ型のシリコン基板の裏面にＣＶＤシリコン酸化膜１
μｍを堆積させた基板を用い、縦型エピリアクターのサ
セプタ上に並べた。水素雰囲気中で前記シリコン基板を
１１３０℃まで加熱し、その後トリクロロシラン３リッ
トル／ｍｉｎ、Ｈ２ ８０リットル／ｍｉｎに加えて、
水素希釈のホスフィンガス０．２リットル／ｍｉｎを供
給し、１．０±０．０１μｍ／ｍｉｎの成長速度で１０
分間堆積させて層厚１０±１μｍのｎ＋ バッファ層を
形成した。ホスフィンガスの添加量は、堆積されるシリ
コン層のリン濃度が８．７×１０１６ｃｍ−３、抵抗率
が０．１０±０．０１Ωｃｍになるように調整した。
【００２４】第１のｎ＋ バッファ層を形成した後、基
板の温度を１１３０℃に保ったまま水素雰囲気中で１０
分間保持した後、トリクロロシラン３リットル／ｍｉｎ
、Ｈ２ ８０リットル／ｍｉｎに加えて水素希釈のホス
フィンガス０．０１リットル／ｍｉｎを供給し、１．０
±０．０１μｍ／ｍｉｎの成長速度で１１０分間堆積さ
せて層厚１１０±１０μｍの第２のｎ型シリコン層を形
成した。ホスフィンガスの添加量は、堆積されるシリコ
ン層のリン濃度が５．２×１０１３ｃｍ−３、抵抗率が
１００±１０Ωｃｍになるように調整した。得られたＩ
ＧＢＴ用半導体基板の各層の厚さと正味の濃度の関係を
ＳＲ法で測定した。その結果を図４に示す。
板の温度を１１３０℃に保ったまま水素雰囲気中で１０
分間保持した後、トリクロロシラン３リットル／ｍｉｎ
、Ｈ２ ８０リットル／ｍｉｎに加えて水素希釈のホス
フィンガス０．０１リットル／ｍｉｎを供給し、１．０
±０．０１μｍ／ｍｉｎの成長速度で１１０分間堆積さ
せて層厚１１０±１０μｍの第２のｎ型シリコン層を形
成した。ホスフィンガスの添加量は、堆積されるシリコ
ン層のリン濃度が５．２×１０１３ｃｍ−３、抵抗率が
１００±１０Ωｃｍになるように調整した。得られたＩ
ＧＢＴ用半導体基板の各層の厚さと正味の濃度の関係を
ＳＲ法で測定した。その結果を図４に示す。
【００２５】図４より、エピタキシャル成長開始時にお
けるｐ型シリコン基板表面からのボロンのオードトープ
の影響が観測され、ｎ＋ 層およびｎ− 層中の正味の
リン濃度が安定せずその結果、両層の抵抗率が変動した
。
けるｐ型シリコン基板表面からのボロンのオードトープ
の影響が観測され、ｎ＋ 層およびｎ− 層中の正味の
リン濃度が安定せずその結果、両層の抵抗率が変動した
。
【発明の効果】以上の説明で明らかなように，本発明の
半導体基板の製造方法によれば、各層の不純物濃度を精
密にコントロールすることができるので抵抗率を安定さ
せることができ、かつノジュールやクラウンの発生を防
止でき、容易にかつ生産性良好に、殊にＩＧＢＴの用途
に適した半導体基板を製造することが可能となる。
半導体基板の製造方法によれば、各層の不純物濃度を精
密にコントロールすることができるので抵抗率を安定さ
せることができ、かつノジュールやクラウンの発生を防
止でき、容易にかつ生産性良好に、殊にＩＧＢＴの用途
に適した半導体基板を製造することが可能となる。
【図１】本発明の半導体基板の断面図である。
【図２】本発明の半導体基板の製造工程を示す断面図で
ある。
ある。
【図３】実施例で得られたＩＧＢＴ用半導体基板の不純
物濃度プロファイルを示すグラフである。
物濃度プロファイルを示すグラフである。
【図４】比較例で得られたＩＧＢＴ用半導体基板の不純
物濃度プロファイルを示すグラフである。
物濃度プロファイルを示すグラフである。
【図５】ＩＧＢＴの基本構造の断面図である。
【図６】従来のＩＧＢＴ用半導体基板の製造工程を示す
断面図である。
断面図である。
１ ＩＧＢＴ用半導体基板
２ ｎ− シリコン基板
３ ｎ＋ バッファ層（第１シリコン層）４ ｐ＋
シリコン層（第２シリコン層）５ ゲート電極 ６ ソース電極 ７ ｐベース層 ８ ｎ− シリコン層 ９ ｎ＋ バッファ層 １０ ｐ＋ ドレイン層 １１ ｐ＋ シリコン基板 １２ ＣＶＤシリコン酸化膜 １３ ｎ＋ バッファ層 １４ ｎ− シリコン層
シリコン層（第２シリコン層）５ ゲート電極 ６ ソース電極 ７ ｐベース層 ８ ｎ− シリコン層 ９ ｎ＋ バッファ層 １０ ｐ＋ ドレイン層 １１ ｐ＋ シリコン基板 １２ ＣＶＤシリコン酸化膜 １３ ｎ＋ バッファ層 １４ ｎ− シリコン層
Claims (2)
- 【請求項１】 抵抗率が３０Ωｃｍ以上の単結晶シリ
コン基板の一主表面上に拡散法または気相成長法によっ
て、該単結晶シリコン基板と同じ導電型を有し、抵抗率
が０．０５〜０．５Ωｃｍである単結晶の第１シリコン
層を形成する工程と、次いで該第１シリコン層と逆の導
電型を有し、抵抗率が第１シリコン層より低く、かつそ
の値が０．１Ωｃｍ以下の第２シリコン層を形成する工
程と、該単結晶シリコン基板を他方の主表面から所定の
厚さまで研削及び／または研磨加工する工程とを有する
ことを特徴とする半導体基板の製造方法。 - 【請求項２】 リン濃度１０１４ｃｍ−３以下のｎ型
単結晶シリコン基板の一主表面上に拡散法または気相成
長法によって、リン濃度１０１６〜１０１８ｃｍ−３の
ｎ型単結晶の第１シリコン層を形成する工程と、次いで
該第１シリコン層上に気相成長法にてホウ素濃度が１０
１８ｃｍ−３以上のｐ型の単結晶の第２シリコン層を形
成する工程と、該単結晶シリコン基板を他方の主表面か
ら所定の厚さまで研削及び／または研磨加工する工程と
を有することを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7473291A JPH04286163A (ja) | 1991-03-14 | 1991-03-14 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7473291A JPH04286163A (ja) | 1991-03-14 | 1991-03-14 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286163A true JPH04286163A (ja) | 1992-10-12 |
Family
ID=13555700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7473291A Pending JPH04286163A (ja) | 1991-03-14 | 1991-03-14 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286163A (ja) |
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-
1991
- 1991-03-14 JP JP7473291A patent/JPH04286163A/ja active Pending
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