JPH0470216A - オーバサンプリング形ディジタル/アナログ変換装置 - Google Patents
オーバサンプリング形ディジタル/アナログ変換装置Info
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- JPH0470216A JPH0470216A JP18359790A JP18359790A JPH0470216A JP H0470216 A JPH0470216 A JP H0470216A JP 18359790 A JP18359790 A JP 18359790A JP 18359790 A JP18359790 A JP 18359790A JP H0470216 A JPH0470216 A JP H0470216A
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- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 238000013139 quantization Methods 0.000 claims description 14
- 238000005070 sampling Methods 0.000 claims description 6
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- 238000010586 diagram Methods 0.000 description 9
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- 230000000694 effects Effects 0.000 description 6
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- 238000010408 sweeping Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号周波数より十分高いサンプリング周波
数でディジタル信号をアナログ信号に変換するオーバサ
ンプリング形ディジタル/アナログ変換装置に関するも
のである。
数でディジタル信号をアナログ信号に変換するオーバサ
ンプリング形ディジタル/アナログ変換装置に関するも
のである。
第5図は例えば特開昭61−177819号公報に示さ
れた従来のオーバサンプリング形ディジタル/アナログ
(以下、D/Aという)変換装置を示すブロック図であ
り、図において、1は基準電圧が印加される入力端子、
2は出力端子、3゜4.5,6,7,8,9,10はア
ナログスイッチ、11,12.13は容量Ca、cb、
Ccのコンデンサ、14は演算増幅器である。
れた従来のオーバサンプリング形ディジタル/アナログ
(以下、D/Aという)変換装置を示すブロック図であ
り、図において、1は基準電圧が印加される入力端子、
2は出力端子、3゜4.5,6,7,8,9,10はア
ナログスイッチ、11,12.13は容量Ca、cb、
Ccのコンデンサ、14は演算増幅器である。
次に動作について説明する。
コンデンサ11,12.13の容量をそれぞれCa、C
b、Ccとし、また、ディジタル信号をX、出力端子2
より出力されるアナログ信号をYとする。ディジタル信
号Xによりアナログスイッチ3〜6の接続を制御して、
容量Caのコンデンサ11に基準電圧V。F相当の電荷
を充電し、−方、アナログスイッチ4の出力により、演
算増幅器14の入出力間に接続されたコンデンサ12の
容量cbまたはアナログスイッチ7〜10で帰還制御さ
れるコンデンサ13の容量Ccの充電、放電を行い、ア
ナログ信号Yを出力する。こうして出力されるアナログ
信号Yは、(1)式で表わされる。
b、Ccとし、また、ディジタル信号をX、出力端子2
より出力されるアナログ信号をYとする。ディジタル信
号Xによりアナログスイッチ3〜6の接続を制御して、
容量Caのコンデンサ11に基準電圧V。F相当の電荷
を充電し、−方、アナログスイッチ4の出力により、演
算増幅器14の入出力間に接続されたコンデンサ12の
容量cbまたはアナログスイッチ7〜10で帰還制御さ
れるコンデンサ13の容量Ccの充電、放電を行い、ア
ナログ信号Yを出力する。こうして出力されるアナログ
信号Yは、(1)式で表わされる。
この(1)式は、アナログ信号Yが2値または3(f!
!のディジタル入力信号Xの積分出力であることを示し
ており、伝達特性は(2)式となる。
!のディジタル入力信号Xの積分出力であることを示し
ており、伝達特性は(2)式となる。
また、第6図は上記公報に示された他の従来例の多数段
量子化ノイズシュイピング形D/A変換器である。これ
について説明すると、21は入力端子、22は出力端子
、23は入力されたディジタル信号と、帰還信号との差
を入力とする積分回路、24はこの積分回路23のディ
ジタル信号の分解能を低減する量子化器、25,27,
29゜34は遅延回路、26はディジタル信号をアナロ
グ信号に変換するD/A変換回路、28,30゜31は
加算器、32は積分回路、33は量子化器、35は量子
化器33の出力を微分する微分回路。
量子化ノイズシュイピング形D/A変換器である。これ
について説明すると、21は入力端子、22は出力端子
、23は入力されたディジタル信号と、帰還信号との差
を入力とする積分回路、24はこの積分回路23のディ
ジタル信号の分解能を低減する量子化器、25,27,
29゜34は遅延回路、26はディジタル信号をアナロ
グ信号に変換するD/A変換回路、28,30゜31は
加算器、32は積分回路、33は量子化器、35は量子
化器33の出力を微分する微分回路。
36はD/A変換回路、37はD/A変換回路26とD
/A変換回路36の出力を加算する加算器で、この加算
器37の出力が出力端子22より出力されるように構成
されている。
/A変換回路36の出力を加算する加算器で、この加算
器37の出力が出力端子22より出力されるように構成
されている。
次に動作について説明する。積分回路23はディジタル
信号と量子化器24の出力信号との差を入力し、積分回
路32は積分回路23.量子化器24の出力差、即ち、
量子化誤差信号と、量子化器33の出力信号との差を入
力している。そして、量子化器24の出力と、量子化器
33の各出力を微分回路35で処理した信号とを、それ
ぞれD/A変換回路26.36でアナログ値に変換した
後に、加算器37で加算して、出力信号を得ている。
信号と量子化器24の出力信号との差を入力し、積分回
路32は積分回路23.量子化器24の出力差、即ち、
量子化誤差信号と、量子化器33の出力信号との差を入
力している。そして、量子化器24の出力と、量子化器
33の各出力を微分回路35で処理した信号とを、それ
ぞれD/A変換回路26.36でアナログ値に変換した
後に、加算器37で加算して、出力信号を得ている。
ここで、量子化器24.33の量子化誤差をそれぞれV
ex、 + V e 2とし、積分回路23.32お
よび微分回路35の伝達特性をそれぞれHl、H2゜H
3として、H1=H2=1/H3=1/ (1−Z−1
)としたとき、出力信号の雑音成分V、4は(3)式で
表わされる。
ex、 + V e 2とし、積分回路23.32お
よび微分回路35の伝達特性をそれぞれHl、H2゜H
3として、H1=H2=1/H3=1/ (1−Z−1
)としたとき、出力信号の雑音成分V、4は(3)式で
表わされる。
Vs =Ve−・ (I Z−J 2 − (3)〔
発明が解決しようとする課題〕 従来のオーバサンプリング形り/A変換装置は以上のよ
うに構成されているので、上記1の従来例では、N値の
データを3値または2値のシリアルデータに変換する際
、歪の発生など周波数成分の分布を劣化させないように
しなければならず。
発明が解決しようとする課題〕 従来のオーバサンプリング形り/A変換装置は以上のよ
うに構成されているので、上記1の従来例では、N値の
データを3値または2値のシリアルデータに変換する際
、歪の発生など周波数成分の分布を劣化させないように
しなければならず。
また、積分特性または出力帰還用の容量Cd、CCに起
因する周波数特性により、信号帯域における周波数特性
が劣化するなどの課題があった。
因する周波数特性により、信号帯域における周波数特性
が劣化するなどの課題があった。
また、上記他の従来例では、伝達特性の向上および量子
化誤差を低減することにより、分解能の向上、出力の多
値化によりS/N比(信号対雑音比)の向上は期待でき
るが、D/A変換回路26゜36に4値以上のディジタ
ル信号入力によるD/A変換が要求され、量子化器24
.33が複雑になりやすいなどの課題があった。
化誤差を低減することにより、分解能の向上、出力の多
値化によりS/N比(信号対雑音比)の向上は期待でき
るが、D/A変換回路26゜36に4値以上のディジタ
ル信号入力によるD/A変換が要求され、量子化器24
.33が複雑になりやすいなどの課題があった。
この第1の請求項の発明は上記のような課題を解消する
ためになされたもので、N値のデータから3値または2
値のシリアルデータへの変換を容易にするとともに、N
値のデータが持つ周波数成分の分布を忠実にアナログ信
号として再現できるオーバサンプリング形り/A変換装
置を得ることを目的とする。
ためになされたもので、N値のデータから3値または2
値のシリアルデータへの変換を容易にするとともに、N
値のデータが持つ周波数成分の分布を忠実にアナログ信
号として再現できるオーバサンプリング形り/A変換装
置を得ることを目的とする。
また、この第2の請求項のD/A変換回路は2値または
3値のままで量子化器出力の多値化を可能にするととも
に、入力信号の振幅と量子化器の範囲、出力値、高力数
を一定手順で設定し、S/N比と回路の最適化を図るこ
とができるオーバサンプリング形り/A変換装置を得る
ことを目的とする。
3値のままで量子化器出力の多値化を可能にするととも
に、入力信号の振幅と量子化器の範囲、出力値、高力数
を一定手順で設定し、S/N比と回路の最適化を図るこ
とができるオーバサンプリング形り/A変換装置を得る
ことを目的とする。
この第1の請求項の発明に係るオーバサンプリング形り
/A変換装置は、ディジタル信号を所定整数ビットのシ
リアルデータに変換するシリアル変換回路と、該シリア
ル変換回路に設けられて、上記シリアルデータのビット
ごとに基準電圧を出力するコンデンサと、上記基準電圧
を、上記シリアルデータの1ビットごとに自己の出力に
加算して出力する演算増幅器とを備えて、該演算増幅器
の入出力間に接続された帰還コンデンサの電荷を一掃す
るように、上記整数ビットごとにアナログスイッチによ
り切り替えて、基底電圧を基準とした出力電圧を上記演
算増幅器から出力させるようにしたものである。
/A変換装置は、ディジタル信号を所定整数ビットのシ
リアルデータに変換するシリアル変換回路と、該シリア
ル変換回路に設けられて、上記シリアルデータのビット
ごとに基準電圧を出力するコンデンサと、上記基準電圧
を、上記シリアルデータの1ビットごとに自己の出力に
加算して出力する演算増幅器とを備えて、該演算増幅器
の入出力間に接続された帰還コンデンサの電荷を一掃す
るように、上記整数ビットごとにアナログスイッチによ
り切り替えて、基底電圧を基準とした出力電圧を上記演
算増幅器から出力させるようにしたものである。
また、第2の請求項の発明に係るオーバサンプリング形
り/A変換装置は、整数ビットのディジタル信号と、該
ディジタル信号の1サンプル前の量子化した帰還信号と
の差信号の積分出力を、N値に量子化する第1の量子化
器と、該第1の量子化器で発生した量子化誤差信号と該
量子化誤差信号にもとづく1サンプル前の量子化した帰
還信号との積分出力を3値に量子化する第2の量子化器
と、上記第1の量子化器の正規化出力と第2の量子化器
の正規化出力の微分出力とを加算して、9値の量子化信
号を出力する加算器とを備えて、上記9値の量子化信号
をパラレル/シリアル変換した後にD/A変換回路によ
りアナログ信号に変換して出力するようにしたものであ
る。
り/A変換装置は、整数ビットのディジタル信号と、該
ディジタル信号の1サンプル前の量子化した帰還信号と
の差信号の積分出力を、N値に量子化する第1の量子化
器と、該第1の量子化器で発生した量子化誤差信号と該
量子化誤差信号にもとづく1サンプル前の量子化した帰
還信号との積分出力を3値に量子化する第2の量子化器
と、上記第1の量子化器の正規化出力と第2の量子化器
の正規化出力の微分出力とを加算して、9値の量子化信
号を出力する加算器とを備えて、上記9値の量子化信号
をパラレル/シリアル変換した後にD/A変換回路によ
りアナログ信号に変換して出力するようにしたものであ
る。
この第1の請求項の発明におけるオーバサンプリング形
り/A変換装置は、N値を変換したMビットのシリアル
データに応じて演算増幅器の入出力間に接続した容量に
゛対し充電、放電を制御し、Mビット目にN値に相当す
る電圧を出力する。そして、次のMビットのデータが入
力されるまでに、出力を基底電圧とし容量の電荷を一掃
することで。
り/A変換装置は、N値を変換したMビットのシリアル
データに応じて演算増幅器の入出力間に接続した容量に
゛対し充電、放電を制御し、Mビット目にN値に相当す
る電圧を出力する。そして、次のMビットのデータが入
力されるまでに、出力を基底電圧とし容量の電荷を一掃
することで。
Mビット毎に基底電圧を基準とした電圧を出力する。
また、この第2の請求項の発明におけるオーバサンプリ
ング形り/A変換装置は、出力段の加算器出力を91と
することにより、容易に3値の4ビット、2値の8ビッ
トまたは16ビットなどのシリアルデータを得られるよ
うにし、2値または3値のD/A変換回路で高精度のD
/A変換を可能にし、また、量子化出力を入力振幅の最
大値が2の乗数を基準にすることで、オーバーフローに
よるS/N劣化を防ぎ、演算処理を簡略化できるように
する。
ング形り/A変換装置は、出力段の加算器出力を91と
することにより、容易に3値の4ビット、2値の8ビッ
トまたは16ビットなどのシリアルデータを得られるよ
うにし、2値または3値のD/A変換回路で高精度のD
/A変換を可能にし、また、量子化出力を入力振幅の最
大値が2の乗数を基準にすることで、オーバーフローに
よるS/N劣化を防ぎ、演算処理を簡略化できるように
する。
以下、この発明の一実施例を図について説明する。第1
図において、41は基準電圧が印加される入力端子、4
2は出力端子、43〜51はアナログスイッチ、52は
アナログスイッチ43〜46で充電、放電する容量C1
のコンデンサ、53はアナログスイッチ47〜50で充
電、放電する容量C2のコンデンサ、54はコンデンサ
52゜53から送られる電荷を充電し、アナログスイッ
チ51で放電する容量C3の帰還コンデンサとしてのコ
ンデンサ、55は正電圧入力端子を基底電位にした演算
増幅器である。
図において、41は基準電圧が印加される入力端子、4
2は出力端子、43〜51はアナログスイッチ、52は
アナログスイッチ43〜46で充電、放電する容量C1
のコンデンサ、53はアナログスイッチ47〜50で充
電、放電する容量C2のコンデンサ、54はコンデンサ
52゜53から送られる電荷を充電し、アナログスイッ
チ51で放電する容量C3の帰還コンデンサとしてのコ
ンデンサ、55は正電圧入力端子を基底電位にした演算
増幅器である。
次に動作について説明する。この発明では、9値のディ
ジタル信号(−4,−3,−2,−1゜0,1,2,3
.4)を周波数f、でサンプリングし、3値(−i、o
、1)4ビットのシリアルデータに変換し、速度4f、
で出力する変換回路の出力に基づいて、アナログスイッ
チ43〜46゜47〜50を制御し、基準電圧VR,,
を充電したコンデンサ52.53の各容量でそれぞれコ
ンデンサ54の充電、放電を行う操作および無充電(無
放電)の操作で、3通りの操作を行う。すなわち、各容
量C工、 C2,C,をC工=C2=C1とし。
ジタル信号(−4,−3,−2,−1゜0,1,2,3
.4)を周波数f、でサンプリングし、3値(−i、o
、1)4ビットのシリアルデータに変換し、速度4f、
で出力する変換回路の出力に基づいて、アナログスイッ
チ43〜46゜47〜50を制御し、基準電圧VR,,
を充電したコンデンサ52.53の各容量でそれぞれコ
ンデンサ54の充電、放電を行う操作および無充電(無
放電)の操作で、3通りの操作を行う。すなわち、各容
量C工、 C2,C,をC工=C2=C1とし。
4ビットデータを(1,1,1,1)とすると、4ビッ
トデータの1ビットごとに演算増幅器55の出力電圧V
xzyが加算され、4ビット目に出力電圧は4XVit
pとなる。アナログスイッチ51は4サンプルに1回閉
じられ、例えば次の4ビットデータを(−1,−1,0
,O)とすると、最初のデータ(−1)が入力されるま
でにコンデンサ54の両端を短絡し、電荷を0にしてス
イッチを開き、4サンプル後に出力電圧−2XV+By
が出力され、さらに次の4ビットデータが入力されるま
でに再びコンデンサ548の容量C2を0にし。
トデータの1ビットごとに演算増幅器55の出力電圧V
xzyが加算され、4ビット目に出力電圧は4XVit
pとなる。アナログスイッチ51は4サンプルに1回閉
じられ、例えば次の4ビットデータを(−1,−1,0
,O)とすると、最初のデータ(−1)が入力されるま
でにコンデンサ54の両端を短絡し、電荷を0にしてス
イッチを開き、4サンプル後に出力電圧−2XV+By
が出力され、さらに次の4ビットデータが入力されるま
でに再びコンデンサ548の容量C2を0にし。
出力電圧を基底電圧○Vに戻す。
このように3値データ(1,−1,O)に基づいてそれ
ぞれ充電、放電、無充電が、アナログスイッチ51によ
り常に出力電圧を○Vにしてから行われるので、4サン
プル後、9値に比例する電圧を出力することが可能であ
る。また、このときのアナログ信号Yは(4)式で表わ
される。
ぞれ充電、放電、無充電が、アナログスイッチ51によ
り常に出力電圧を○Vにしてから行われるので、4サン
プル後、9値に比例する電圧を出力することが可能であ
る。また、このときのアナログ信号Yは(4)式で表わ
される。
Y=kX (k:比例定数) ・・・(4)なお、
上記実施例では入力端子41に基準電圧7口Fを印加し
、シリアルデータに基づいてアナログスイッチを操作し
たものを示したが、第2図のようにシリアルデータを直
接入力端子41に入力してもよい。これについて説明す
ると、41はシリアルデータの入力端子で、N短データ
を3値のMビット(N/3+1≦M:Mは整数)のシリ
アルデータに変換する回路において、その出力を+ V
* z F y○r VRIIFとすると、上記実
施例と同じ出力が得られる。このとき、′コンデンサ5
2の容量C4とアナログスイッチ43〜46で、コンデ
ンサ54に対し充電、放電、無充電の3通りの操作を行
う。
上記実施例では入力端子41に基準電圧7口Fを印加し
、シリアルデータに基づいてアナログスイッチを操作し
たものを示したが、第2図のようにシリアルデータを直
接入力端子41に入力してもよい。これについて説明す
ると、41はシリアルデータの入力端子で、N短データ
を3値のMビット(N/3+1≦M:Mは整数)のシリ
アルデータに変換する回路において、その出力を+ V
* z F y○r VRIIFとすると、上記実
施例と同じ出力が得られる。このとき、′コンデンサ5
2の容量C4とアナログスイッチ43〜46で、コンデ
ンサ54に対し充電、放電、無充電の3通りの操作を行
う。
また、上記実施例ではN短データを3値のMビットに変
換した場合について説明したが、2値のLビット(L≧
N−1:Lは2の倍数)のシリアルデータに変換しても
よく、上記実施例と同様の効果を奏する。この場合、コ
ンデンサ54に対し充電、放電の2通りの操作となり、
アナログスイッチ51をLビット毎に閉じて出力を基底
電圧に戻すことで、Lビット毎にNI!に比例する電圧
が得られる。
換した場合について説明したが、2値のLビット(L≧
N−1:Lは2の倍数)のシリアルデータに変換しても
よく、上記実施例と同様の効果を奏する。この場合、コ
ンデンサ54に対し充電、放電の2通りの操作となり、
アナログスイッチ51をLビット毎に閉じて出力を基底
電圧に戻すことで、Lビット毎にNI!に比例する電圧
が得られる。
第3図はこの発明の別の発明を示すブロックである。同
図において、61は入力端子、62は出力端子、63.
69は積分回路、64は積分回路63の出力を5値に量
子化する第1の量子化器としての量子化器、65.71
は遅延回路、66゜67.68は加算器、70は積分回
路69の出力を3値に量子化する第2の量子化器として
の量子化器、72は量子化器70の3値正規化出力を微
分する微分回路、73は量子化器64の正規化出力と微
分回路72の出力を加算し9値を出力する加算器、74
は加算器73の9値出力を2値または3値のシリアルデ
ータに変換するパラレル/シリアル変換回路、75はパ
ラレル/シリアル変換回路74の2fIiまたは3値の
シリアルデータをアナログ信号に変換するD/A変換回
路である。
図において、61は入力端子、62は出力端子、63.
69は積分回路、64は積分回路63の出力を5値に量
子化する第1の量子化器としての量子化器、65.71
は遅延回路、66゜67.68は加算器、70は積分回
路69の出力を3値に量子化する第2の量子化器として
の量子化器、72は量子化器70の3値正規化出力を微
分する微分回路、73は量子化器64の正規化出力と微
分回路72の出力を加算し9値を出力する加算器、74
は加算器73の9値出力を2値または3値のシリアルデ
ータに変換するパラレル/シリアル変換回路、75はパ
ラレル/シリアル変換回路74の2fIiまたは3値の
シリアルデータをアナログ信号に変換するD/A変換回
路である。
次に動作について説明する。
入力端子61に入力されるディジタル信号を、符号1ビ
ットを含む14ビットとして、信号周波数f、より十分
高い周波数f、で入力するものとすると、量子化器64
は(−213,−212,0゜212、213)の5値
を出力値とし、量子化器70は(−212,0,2”)
の3値を出力値とする。
ットを含む14ビットとして、信号周波数f、より十分
高い周波数f、で入力するものとすると、量子化器64
は(−213,−212,0゜212、213)の5値
を出力値とし、量子化器70は(−212,0,2”)
の3値を出力値とする。
入力されたディジタル信号は加算器66において1サン
プル前の量子化器64の出力との差信号となり、積分回
路63に入力される。積分回路63の積分出力は通常±
213.±211以内の値をとる6次に、量子化器64
はこの積分回路63の出力を上記のような値に量子化し
、遅延回路65.加算器66への帰還信号および加算器
67.68への次段入力用信号として出力される。また
、加算器73に対しては正規化した出力(−2,−1,
Q。
プル前の量子化器64の出力との差信号となり、積分回
路63に入力される。積分回路63の積分出力は通常±
213.±211以内の値をとる6次に、量子化器64
はこの積分回路63の出力を上記のような値に量子化し
、遅延回路65.加算器66への帰還信号および加算器
67.68への次段入力用信号として出力される。また
、加算器73に対しては正規化した出力(−2,−1,
Q。
1.2)を出力する。上記次段入力信号は、加算器67
で積分回路63の出力との差がとられ、量子化誤差v0
、として次段の加算器68に入力される。積分回路69
はこの量子化誤差v0、と量子化器70の1サンプル前
の出力との差を入力とし、その積分出力は量子化器70
で(−212,0,212)の3値に量子化される。微
分回路72は量子化器7oの正規化出力(−1,0,1
)を入力とし、微分処理後(−2,−1,0,1,2)
の5値を出力する。加算器73はこの微分回路72の出
力と量子化器64の出力を加算し、(−4゜3、−2.
−1,0,1,2.3,4)の9値を出力する。
で積分回路63の出力との差がとられ、量子化誤差v0
、として次段の加算器68に入力される。積分回路69
はこの量子化誤差v0、と量子化器70の1サンプル前
の出力との差を入力とし、その積分出力は量子化器70
で(−212,0,212)の3値に量子化される。微
分回路72は量子化器7oの正規化出力(−1,0,1
)を入力とし、微分処理後(−2,−1,0,1,2)
の5値を出力する。加算器73はこの微分回路72の出
力と量子化器64の出力を加算し、(−4゜3、−2.
−1,0,1,2.3,4)の9値を出力する。
以上の処理はすべてf、のサンプル周波数で行われ、加
算器73で9値に変換されたディジタル信号は、速度f
bで出力される。パラレル/シリアル変換回路74は、
9値ディジタル信号を3値4ビットのシリアルデータに
変換し、速度4Xf、で3値を出力する。例えば、変換
前後の入出力の関係を示すと次の通りになる。すなわち
、(入力→出力)とすると、(−4→−1,−1,−1
゜−1)、(−3→−1,−1,−1,0)、(−2→
−1,−1,O,O)、(−1→−1,0゜0.0)、
(0→O,C)、O,O)、(1→1゜0、O,O)、
(2→1,1.O,O)、(3→1.1,1.O)、(
4→1,1,1.1)のようになる。D/A変換回路7
5は、パラレル/シリアル変換回路74の出力を4×f
、でサンプルし、D/A変換処理してアナログ信号を出
力する。
算器73で9値に変換されたディジタル信号は、速度f
bで出力される。パラレル/シリアル変換回路74は、
9値ディジタル信号を3値4ビットのシリアルデータに
変換し、速度4Xf、で3値を出力する。例えば、変換
前後の入出力の関係を示すと次の通りになる。すなわち
、(入力→出力)とすると、(−4→−1,−1,−1
゜−1)、(−3→−1,−1,−1,0)、(−2→
−1,−1,O,O)、(−1→−1,0゜0.0)、
(0→O,C)、O,O)、(1→1゜0、O,O)、
(2→1,1.O,O)、(3→1.1,1.O)、(
4→1,1,1.1)のようになる。D/A変換回路7
5は、パラレル/シリアル変換回路74の出力を4×f
、でサンプルし、D/A変換処理してアナログ信号を出
力する。
このアナログ信号に含まれる雑音成分は、従来と同様に
(3)式で表わされる。量子化誤差v、xの大きさは、
量子化器70の分解能と加算器68に入力される信号振
幅、すなわち、量子化@64の量子化誤差Vttで決定
されるため、量子化器64を5値に多値化した相当分の
雑音低減となる。
(3)式で表わされる。量子化誤差v、xの大きさは、
量子化器70の分解能と加算器68に入力される信号振
幅、すなわち、量子化@64の量子化誤差Vttで決定
されるため、量子化器64を5値に多値化した相当分の
雑音低減となる。
ここで、加算器73の出力が9値になるように量子化器
64.70の出力を設定したが、仮に10値以上または
8値以下の場合は、パラレル/シリアル変換回路74の
出力速度が5Xf、または3×f、になるなど、f、の
2の乗数倍でなくなり、サンプリングクロックの制御が
複雑となるほか、回路の高速化、変換精度を考慮する必
要がある。このため、クロック制御が容易で多値化の長
所を発揮できる9値に設定している。
64.70の出力を設定したが、仮に10値以上または
8値以下の場合は、パラレル/シリアル変換回路74の
出力速度が5Xf、または3×f、になるなど、f、の
2の乗数倍でなくなり、サンプリングクロックの制御が
複雑となるほか、回路の高速化、変換精度を考慮する必
要がある。このため、クロック制御が容易で多値化の長
所を発揮できる9値に設定している。
なお、上記実施例では2つの積分回路63,69を設け
たものを示したが、第4図に示すように3つの積分回路
で構成してもよく、上記実施例と同様の効果を奏する。
たものを示したが、第4図に示すように3つの積分回路
で構成してもよく、上記実施例と同様の効果を奏する。
すなわち、第4図において、積分回路76は積分回路6
9の出力と量子化器70の1サンプル前の帰還信号との
差を加算器77でとり、この差信号を入力とし、積分結
果を出力する。他は上記実施例と同様の動作により、加
算器73で9値データを出力し、パラレル/シリアル変
換後、D/A変換回路75でアナログ信号に変換する。
9の出力と量子化器70の1サンプル前の帰還信号との
差を加算器77でとり、この差信号を入力とし、積分結
果を出力する。他は上記実施例と同様の動作により、加
算器73で9値データを出力し、パラレル/シリアル変
換後、D/A変換回路75でアナログ信号に変換する。
このときアナログ信号に含まれる雑音成分v9は、(5
)式で表わされる。
)式で表わされる。
V)I=V、IX(1−Z−1)3 −(5)これ
を(3)式と比較すると、信号周波数帯である低域での
雑音が低下することがわかる。
を(3)式と比較すると、信号周波数帯である低域での
雑音が低下することがわかる。
また、上記実施例では加算器73の9値出力をパラレル
/シリアル変換回路74で3値4ビットのシリアルデー
タに変換したものを示したが、2値8ビットまたは2値
16ビットのシリアルデータに変換してもよく、その場
合D/A変換回路75はそれぞれ8xfb 、16xL
でサンプリングし、2値のD/A変換処理後アナログ信
号を出力することができ、上記実施例と同様の効果を奏
する。
/シリアル変換回路74で3値4ビットのシリアルデー
タに変換したものを示したが、2値8ビットまたは2値
16ビットのシリアルデータに変換してもよく、その場
合D/A変換回路75はそれぞれ8xfb 、16xL
でサンプリングし、2値のD/A変換処理後アナログ信
号を出力することができ、上記実施例と同様の効果を奏
する。
以上のように、この第1の請求項の発明によればN[デ
ータを3値Mビットまたは2値Lビットに変換し、Mビ
ットまたはLビット毎に演算増幅器の出力を基底電圧に
戻しN値に比例する電圧を得るように構成したので、シ
リアルデータに変換する際に歪成分の発生などを考慮し
なくてもよく、また、N値のディジタル信号を忠実にア
ナログ信号として再現でき、N値のディジタル信号の持
つ周波数成分をそのまま保持できるものが得られる効果
がある。
ータを3値Mビットまたは2値Lビットに変換し、Mビ
ットまたはLビット毎に演算増幅器の出力を基底電圧に
戻しN値に比例する電圧を得るように構成したので、シ
リアルデータに変換する際に歪成分の発生などを考慮し
なくてもよく、また、N値のディジタル信号を忠実にア
ナログ信号として再現でき、N値のディジタル信号の持
つ周波数成分をそのまま保持できるものが得られる効果
がある。
また、この第2の請求項の発明によれば符号1ビットを
含むnビットのディジタル信号入力に対し初段量子化器
の出力を5値に設定し、後段量子化器出力を3値に設定
するように構成したので。
含むnビットのディジタル信号入力に対し初段量子化器
の出力を5値に設定し、後段量子化器出力を3値に設定
するように構成したので。
2道表示で上位数ビットを除く全てを0とすることがで
き、各演算処理において演算結果が容易に得られ、また
、出力段加算器の出力を9値としたことで、3値の4ビ
ット、2値の8ビットなどシリアルデータへの変換が容
易で、低分解能のD/A変換器で高精度のアナログ信号
が得られる効果がある。
き、各演算処理において演算結果が容易に得られ、また
、出力段加算器の出力を9値としたことで、3値の4ビ
ット、2値の8ビットなどシリアルデータへの変換が容
易で、低分解能のD/A変換器で高精度のアナログ信号
が得られる効果がある。
第1図はこの発明の一実施例によるオーバサンプリング
形り/A変換装置を示すブロック図、第2図はこの発明
の他の実施例を示すオーバサンプリング形り/A変換装
置のブロック図、第3図はこの発明の別の発明の一実施
例によるオーバサンプリング形り/A変換装置を示すブ
ロック図、第4図はこの別の発明の他の実施例を示すオ
ーバサンプリング形り/A変換装置を示すブロック図、
第5図は従来のオーバサンプリング形り/A変換装置を
示すブロック図、第6図はオーバサンプリング形り/A
変換装置の他の従来例を示すブロック図である。 Aはシリアル変換回路、51はアナログスイッチ、52
.53はコンデンサ、54は帰還コンデンサ、55は演
算増幅器、64は第1の量子化器、70は第2の量子化
器、73は加算器、75はディジタル/アナログ変換回
路(D/A変換回路)。 なお、図中、同一符号は同一、または相当部分を示す。 64 第1の1斗イこ器 55゛;質11?籟I落 第4図
形り/A変換装置を示すブロック図、第2図はこの発明
の他の実施例を示すオーバサンプリング形り/A変換装
置のブロック図、第3図はこの発明の別の発明の一実施
例によるオーバサンプリング形り/A変換装置を示すブ
ロック図、第4図はこの別の発明の他の実施例を示すオ
ーバサンプリング形り/A変換装置を示すブロック図、
第5図は従来のオーバサンプリング形り/A変換装置を
示すブロック図、第6図はオーバサンプリング形り/A
変換装置の他の従来例を示すブロック図である。 Aはシリアル変換回路、51はアナログスイッチ、52
.53はコンデンサ、54は帰還コンデンサ、55は演
算増幅器、64は第1の量子化器、70は第2の量子化
器、73は加算器、75はディジタル/アナログ変換回
路(D/A変換回路)。 なお、図中、同一符号は同一、または相当部分を示す。 64 第1の1斗イこ器 55゛;質11?籟I落 第4図
Claims (2)
- (1)信号周波数より十分高いサンプリング周波数でデ
ィジタル入力信号をアナログ信号に変換するオーバサン
プリング形ディジタル/アナログ変換装置において、上
記ディジタル入力信号を所定整数ビットのシリアルデー
タに変換するシリアル変換回路と、該シリアル変換回路
に設けられて、上記シリアルデータのビットごとに基準
電圧を出力するコンデンサと、上記基準電圧を、上記シ
リアルデータの1ビットごとに自己の出力に加算して出
力する演算増幅器と、該演算増幅器の入出力間に接続さ
れた帰還コンデンサの電荷を一掃するように、上記整数
ビットごとに切り換えられ、基底電圧を基準とした出力
電圧を上記演算増幅器から出力させるアナログスイッチ
とを備えたことを特徴するオーバサンプリング形ディジ
タル/アナログ変換装置。 - (2)信号周波数より十分高いサンプリング周波数でデ
ィジタル入力信号をアナログ信号に変換するオーバサン
プリング形ディジタル/アナログ変換装置において、上
記サンプリング周波数で3以上の整数ビットのディジタ
ル入力信号と、該ディジタル入力信号の1サンプル前の
量子化した帰還信号との差信号の積分出力を、5値に量
子化する第1の量子化器と、該第1の量子化器で発生し
た量子化誤差信号と該量子化誤差信号にもとづく1サン
プル前の量子化した帰還信号との差信号の積分出力を3
値に量子化する第2の量子化器と、上記第1の量子化器
の正規化出力と第2の量子化器の正規化出力の微分出力
とを加算して、9値の量子化信号を出力する加算器と、
上記9値の量子化信号をパラレル/シリアル変換した後
にアナログ信号に変換して出力するディジタル/アナロ
グ変換回路とを備えたオーバサンプリング形ディジタル
/アナログ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18359790A JPH0470216A (ja) | 1990-07-11 | 1990-07-11 | オーバサンプリング形ディジタル/アナログ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18359790A JPH0470216A (ja) | 1990-07-11 | 1990-07-11 | オーバサンプリング形ディジタル/アナログ変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0470216A true JPH0470216A (ja) | 1992-03-05 |
Family
ID=16138600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18359790A Pending JPH0470216A (ja) | 1990-07-11 | 1990-07-11 | オーバサンプリング形ディジタル/アナログ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0470216A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05335963A (ja) * | 1992-06-01 | 1993-12-17 | Matsushita Electric Ind Co Ltd | D/a変換装置 |
-
1990
- 1990-07-11 JP JP18359790A patent/JPH0470216A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05335963A (ja) * | 1992-06-01 | 1993-12-17 | Matsushita Electric Ind Co Ltd | D/a変換装置 |
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