JP3147605B2 - D/a変換装置 - Google Patents
D/a変換装置Info
- Publication number
- JP3147605B2 JP3147605B2 JP22108393A JP22108393A JP3147605B2 JP 3147605 B2 JP3147605 B2 JP 3147605B2 JP 22108393 A JP22108393 A JP 22108393A JP 22108393 A JP22108393 A JP 22108393A JP 3147605 B2 JP3147605 B2 JP 3147605B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- output
- converter
- dac
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【0001】
【産業上の利用分野】本発明はディジタル信号をアナロ
グ信号に変換するD/A(ディジタル/アナログ)変換
装置に関し、特にディジタル入力信号のサンプリング周
波数よりも高いサンプリング周波数でD/A変換を行う
オーバーサンプリング型D/A変換装置に関するもので
ある。
グ信号に変換するD/A(ディジタル/アナログ)変換
装置に関し、特にディジタル入力信号のサンプリング周
波数よりも高いサンプリング周波数でD/A変換を行う
オーバーサンプリング型D/A変換装置に関するもので
ある。
【0002】
【従来の技術】D/A変換装置の一つとして、ノイズシ
ェーパとPWMを用いたD/A変換装置が報告されてい
る。従来報告されていたこの方式のD/A変換装置につ
いて図11を用いて説明する。なお、この技術について
は「ナショナル・テクニカル・レポート(第34巻第2
号、昭和63年4月)pp.40-45」にその記載がある。
ェーパとPWMを用いたD/A変換装置が報告されてい
る。従来報告されていたこの方式のD/A変換装置につ
いて図11を用いて説明する。なお、この技術について
は「ナショナル・テクニカル・レポート(第34巻第2
号、昭和63年4月)pp.40-45」にその記載がある。
【0003】図11は従来のD/A変換装置の一例を示
すブロック図である。10はディジタルフィルタ(D
F)であり、入力されたディジタル信号のサンプリング
周波数fsをk倍(k≧2)にするものである。ここでは
説明のためk=64とする。11は多段量子化型のノイ
ズシェーパ(NS)であり、DF10から出力されるデ
ィジタル信号の量子化(語長制限)を行うとともにノイ
ズの周波数特性を所定の特性に変化させるものである。
ここでは3次特性のノイズシェーパとし、入力Xに対す
る出力Yは(数1)で表されるものとする。
すブロック図である。10はディジタルフィルタ(D
F)であり、入力されたディジタル信号のサンプリング
周波数fsをk倍(k≧2)にするものである。ここでは
説明のためk=64とする。11は多段量子化型のノイ
ズシェーパ(NS)であり、DF10から出力されるデ
ィジタル信号の量子化(語長制限)を行うとともにノイ
ズの周波数特性を所定の特性に変化させるものである。
ここでは3次特性のノイズシェーパとし、入力Xに対す
る出力Yは(数1)で表されるものとする。
【0004】
【数1】
【0005】また、ここでは出力Yが11(=p)レベ
ルの出力(−5〜+5)を持つものとする。19はパル
ス幅変調回路(PWM)であり、NS11から出力され
るディジタル信号に対応した11通りのパルス幅を有す
る1ビットのパルス信号に変換し、アナログ信号として
出力する。図11のD/A変換装置は、DF10とNS
11によりディジタル入力信号をサンプリング周波数6
4fs、11レベルとしたのちに、PWM19でさらに少
なくとも704倍(64×11)のクロックを用いてア
ナログ信号に変換するものであり、ディジタル信号をよ
り高いサンプリング周波数でアナログ信号に変換するい
わゆるオーバーサンプリング型のD/A変換装置となっ
ている。
ルの出力(−5〜+5)を持つものとする。19はパル
ス幅変調回路(PWM)であり、NS11から出力され
るディジタル信号に対応した11通りのパルス幅を有す
る1ビットのパルス信号に変換し、アナログ信号として
出力する。図11のD/A変換装置は、DF10とNS
11によりディジタル入力信号をサンプリング周波数6
4fs、11レベルとしたのちに、PWM19でさらに少
なくとも704倍(64×11)のクロックを用いてア
ナログ信号に変換するものであり、ディジタル信号をよ
り高いサンプリング周波数でアナログ信号に変換するい
わゆるオーバーサンプリング型のD/A変換装置となっ
ている。
【0006】図11のNS11のさらに詳しい構成を図
12に示す。20は1次ΔΣ変調器であり、入力Xの量
子化とノイズの周波数特性の変更を行って出力するとと
もに、量子化誤差成分−Vq1を抽出し、次段へ出力す
る。ここで、入力Xに対する出力Y1は(数2)で表さ
れる。
12に示す。20は1次ΔΣ変調器であり、入力Xの量
子化とノイズの周波数特性の変更を行って出力するとと
もに、量子化誤差成分−Vq1を抽出し、次段へ出力す
る。ここで、入力Xに対する出力Y1は(数2)で表さ
れる。
【0007】
【数2】
【0008】また、ここでは出力Y1が7(=p1)レベ
ルの出力(−3〜+3)を持つものとする。21は2次
ΔΣ変調器であり、1次ΔΣ変調器20の量子化誤差成
分−Vq1を入力とし、その入力−Vq1の量子化とノイズ
の周波数特性の変更を行って出力する。ここで、入力−
Vq1に対する出力Y2は(数3)で表される。
ルの出力(−3〜+3)を持つものとする。21は2次
ΔΣ変調器であり、1次ΔΣ変調器20の量子化誤差成
分−Vq1を入力とし、その入力−Vq1の量子化とノイズ
の周波数特性の変更を行って出力する。ここで、入力−
Vq1に対する出力Y2は(数3)で表される。
【0009】
【数3】
【0010】また、ここでは出力Y2が3レベルの出力
(−1,0,+1)を持つものとする。22は微分器で
あり、出力Y2をディジタル微分して出力するものであ
る。微分器22の入力Y2に対する出力Y2'は(数4)
で表される。
(−1,0,+1)を持つものとする。22は微分器で
あり、出力Y2をディジタル微分して出力するものであ
る。微分器22の入力Y2に対する出力Y2'は(数4)
で表される。
【0011】
【数4】
【0012】このときの出力Y2'は5(=p2)レベル
の出力(−2〜+2)を持つものとなる。23は加算器
であり、出力Y1とY2'を加算してNS11の出力Yを
得るものである。
の出力(−2〜+2)を持つものとなる。23は加算器
であり、出力Y1とY2'を加算してNS11の出力Yを
得るものである。
【0013】図11のD/A変換装置の出力信号スペク
トラムをコンピュータ・シミュレーションで求めた結果
を図13に示す。簡単のため、ここでは0〜2fsまでの
信号を示している。前記したように、僅か11レベルの
ディジタル信号をアナログ信号に変換したものながら、
図13に示したように、NS11によって0〜fs/2の信
号帯域では120dB以上のダイナミックレンジ(D.R.)
が得られるものである。
トラムをコンピュータ・シミュレーションで求めた結果
を図13に示す。簡単のため、ここでは0〜2fsまでの
信号を示している。前記したように、僅か11レベルの
ディジタル信号をアナログ信号に変換したものながら、
図13に示したように、NS11によって0〜fs/2の信
号帯域では120dB以上のダイナミックレンジ(D.R.)
が得られるものである。
【0014】
【発明が解決しようとする課題】しかしながら図11に
示す構成では、PWM19には少なくとも704fsのク
ロックを必要とする。例えばディジタルオーディオで広
く用いられているサンプリング周波数fs=48kHzの場
合、704fs=33.792MHzという極めて高いクロックと
なり、電磁妨害の対策が必要になるなど実用上の課題が
ある。
示す構成では、PWM19には少なくとも704fsのク
ロックを必要とする。例えばディジタルオーディオで広
く用いられているサンプリング周波数fs=48kHzの場
合、704fs=33.792MHzという極めて高いクロックと
なり、電磁妨害の対策が必要になるなど実用上の課題が
ある。
【0015】PWM以外の方式でD/A変換を行う場合
にはPWMの場合よりも低いクロックで動作させること
も可能である。例えば抵抗列を用いたD/A変換回路を
用いればよい。しかし、このためには抵抗列に極めて高
い相対精度が必要である。その理由は、NS11によっ
て語長制限されたディジタル信号は、僅かな語長にも係
わらずもとの信号帯域(0〜fs/2)においては前記した
ように120dB以上の高い精度を維持しているからであ
る。即ち、抵抗列の精度がD/A変換精度を決定するこ
とになり、高精度のD/A変換のためには高精度の抵抗
列が要求されるため、D/A変換回路の製造が困難にな
るという課題があった。
にはPWMの場合よりも低いクロックで動作させること
も可能である。例えば抵抗列を用いたD/A変換回路を
用いればよい。しかし、このためには抵抗列に極めて高
い相対精度が必要である。その理由は、NS11によっ
て語長制限されたディジタル信号は、僅かな語長にも係
わらずもとの信号帯域(0〜fs/2)においては前記した
ように120dB以上の高い精度を維持しているからであ
る。即ち、抵抗列の精度がD/A変換精度を決定するこ
とになり、高精度のD/A変換のためには高精度の抵抗
列が要求されるため、D/A変換回路の製造が困難にな
るという課題があった。
【0016】本発明は上記従来の課題を解決するもの
で、PWMのように高いクロックを必要とせず、また、
D/A変換回路に高い精度を必要としないようなD/A
変換装置を提供することを目的とする。
で、PWMのように高いクロックを必要とせず、また、
D/A変換回路に高い精度を必要としないようなD/A
変換装置を提供することを目的とする。
【0017】
【課題を解決するための手段】この目的を達成するため
に本発明は以下の構成とする。即ち、(1)入力された
ディジタル信号のサンプリング周波数をk倍(k≧2)
にするディジタルフィルタと、前記ディジタルフィルタ
の出力を入力とし語長制限とともにノイズの周波数特性
を所定の特性に変化させる多段量子化型のノイズシェー
パと、前記ノイズシェーパの各段の出力を各々入力と
し、その入力の値に対応した1ビット信号列に変換する
複数個のデコーダと、前記デコーダの各出力をアナログ
信号に変換する1ビットD/A変換器列と、前記1ビッ
トD/A変換器列の出力を総合するアナログ加算器とを
備え、前記デコーダの出力を、前記ノイズシェーパの出
力の値に応じた数の1ビット信号が巡回するような出力
としたD/A変換装置とする。
に本発明は以下の構成とする。即ち、(1)入力された
ディジタル信号のサンプリング周波数をk倍(k≧2)
にするディジタルフィルタと、前記ディジタルフィルタ
の出力を入力とし語長制限とともにノイズの周波数特性
を所定の特性に変化させる多段量子化型のノイズシェー
パと、前記ノイズシェーパの各段の出力を各々入力と
し、その入力の値に対応した1ビット信号列に変換する
複数個のデコーダと、前記デコーダの各出力をアナログ
信号に変換する1ビットD/A変換器列と、前記1ビッ
トD/A変換器列の出力を総合するアナログ加算器とを
備え、前記デコーダの出力を、前記ノイズシェーパの出
力の値に応じた数の1ビット信号が巡回するような出力
としたD/A変換装置とする。
【0018】また本発明は、(2)前記デコーダの出力
を、前記ノイズシェーパから出力されるp通り(pは整
数)の値を持つ信号に対応して少なくとも(p−1)個
の1ビット信号列を出力するようにし、その1ビット信
号列の割り当て開始位置が1サンプルデータ前の1ビッ
ト信号列の最終割り当て位置の次の位置になるように巡
回して割り当てられるようにしたD/A変換装置とす
る。
を、前記ノイズシェーパから出力されるp通り(pは整
数)の値を持つ信号に対応して少なくとも(p−1)個
の1ビット信号列を出力するようにし、その1ビット信
号列の割り当て開始位置が1サンプルデータ前の1ビッ
ト信号列の最終割り当て位置の次の位置になるように巡
回して割り当てられるようにしたD/A変換装置とす
る。
【0019】また本発明は、(3)前記デコーダの出力
を、前記ノイズシェーパから出力されるp通り(pは整
数)の値を持つ信号に対応して少なくとも(p−1)個
の1ビット信号列を出力するようにし、その1ビット信
号列の割り当て開始位置が1サンプルデータごとに所定
数だけ巡回するようにしたD/A変換装置とする。
を、前記ノイズシェーパから出力されるp通り(pは整
数)の値を持つ信号に対応して少なくとも(p−1)個
の1ビット信号列を出力するようにし、その1ビット信
号列の割り当て開始位置が1サンプルデータごとに所定
数だけ巡回するようにしたD/A変換装置とする。
【0020】また本発明は、(4)前記デコーダから出
力される連続した1ビット信号列に対し、対応する1ビ
ットD/A変換器群が、その1ビットD/A変換器群の
平均出力レベルとの誤差の極性が相反し、かつ、その誤
差のレベルが近いような1ビットD/A変換器が隣合う
ような並びに割り当てられるようにしたD/A変換装置
とする。
力される連続した1ビット信号列に対し、対応する1ビ
ットD/A変換器群が、その1ビットD/A変換器群の
平均出力レベルとの誤差の極性が相反し、かつ、その誤
差のレベルが近いような1ビットD/A変換器が隣合う
ような並びに割り当てられるようにしたD/A変換装置
とする。
【0021】また本発明は、(5)前記デコーダの各出
力に対応する、前記1ビットD/A変換器列におけるm
個の1ビットD/A変換器群を出力レベルの順に、DAC-
1,DAC-2,DAC-3,DAC-4,・・・,DAC-(m-3),DAC-(m-2),DAC-(m
-1),DAC-mとし(mは1ビットD/A変換器群における
1ビットD/A変換器の数)、前記デコーダから出力さ
れる連続した1ビット信号列に対して前記1ビットD/
A変換器群が、 DAC-1,DAC-(m-1),DAC-3,DAC-(m-3),・・・,DAC-4,DAC-(m-
2),DAC-2,DAC-m という並びに割り当てられるようにしたD/A変換装置
とする。
力に対応する、前記1ビットD/A変換器列におけるm
個の1ビットD/A変換器群を出力レベルの順に、DAC-
1,DAC-2,DAC-3,DAC-4,・・・,DAC-(m-3),DAC-(m-2),DAC-(m
-1),DAC-mとし(mは1ビットD/A変換器群における
1ビットD/A変換器の数)、前記デコーダから出力さ
れる連続した1ビット信号列に対して前記1ビットD/
A変換器群が、 DAC-1,DAC-(m-1),DAC-3,DAC-(m-3),・・・,DAC-4,DAC-(m-
2),DAC-2,DAC-m という並びに割り当てられるようにしたD/A変換装置
とする。
【0022】また本発明は、(6)前記デコーダの各出
力に対応する、前記1ビットD/A変換器列における各
1ビットD/A変換器群を、その1ビットD/A変換器
列の出力レベルの順に割り当てるようにしたD/A変換
装置とする。
力に対応する、前記1ビットD/A変換器列における各
1ビットD/A変換器群を、その1ビットD/A変換器
列の出力レベルの順に割り当てるようにしたD/A変換
装置とする。
【0023】また本発明は、(7)前記デコーダの各出
力に対応する、前記1ビットD/A変換器列における各
1ビットD/A変換器群の割り当てを、前記ノイズシェ
ーパの各段の出力順に対応する前記デコーダの各出力
が、前記1ビットD/A変換器の出力レベルの順に対し
て中央に近い方から順に割り当てたD/A変換装置とす
る。
力に対応する、前記1ビットD/A変換器列における各
1ビットD/A変換器群の割り当てを、前記ノイズシェ
ーパの各段の出力順に対応する前記デコーダの各出力
が、前記1ビットD/A変換器の出力レベルの順に対し
て中央に近い方から順に割り当てたD/A変換装置とす
る。
【0024】また本発明は、(8)第1,第2の量子化
ステップによる2段構成とした前記ノイズシェーパの出
力を各々入力とし、その入力を対応する1ビット信号列
に変換する第1,第2のデコーダを備え、前記デコーダ
の各出力に対応する、前記1ビットD/A変換器列にお
ける第1,第2の1ビットD/A変換器群を、前記1ビ
ットD/A変換器列における1ビットD/A変換器の出
力レベルの順に割り当てるようにし、前記第1の1ビッ
トD/A変換器群を出力レベル順の並びとし、前記第2
の1ビットD/A変換器群を出力レベル逆順の並びとし
たD/A変換装置とする。
ステップによる2段構成とした前記ノイズシェーパの出
力を各々入力とし、その入力を対応する1ビット信号列
に変換する第1,第2のデコーダを備え、前記デコーダ
の各出力に対応する、前記1ビットD/A変換器列にお
ける第1,第2の1ビットD/A変換器群を、前記1ビ
ットD/A変換器列における1ビットD/A変換器の出
力レベルの順に割り当てるようにし、前記第1の1ビッ
トD/A変換器群を出力レベル順の並びとし、前記第2
の1ビットD/A変換器群を出力レベル逆順の並びとし
たD/A変換装置とする。
【0025】また本発明は、(9)第1,第2の量子化
ステップによる2段構成とした前記ノイズシェーパの出
力を各々入力とし、その入力を対応する1ビット信号列
に変換する第1,第2のデコーダを備え、そのデコーダ
の各出力に対応する、前記1ビットD/A変換器列にお
ける第1,第2の1ビットD/A変換器群を、前記1ビ
ットD/A変換器列における1ビットD/A変換器の出
力レベルの順に対して第1の1ビットD/A変換器群に
は両端部分を割り当て、第2の1ビットD/A変換器群
には残る中央部分を割り当てるようにし、前記第1の1
ビットD/A変換器群を出力レベル順の並びとし、前記
第2の1ビットD/A変換器群を出力レベル逆順の並び
としたD/A変換装置とする。
ステップによる2段構成とした前記ノイズシェーパの出
力を各々入力とし、その入力を対応する1ビット信号列
に変換する第1,第2のデコーダを備え、そのデコーダ
の各出力に対応する、前記1ビットD/A変換器列にお
ける第1,第2の1ビットD/A変換器群を、前記1ビ
ットD/A変換器列における1ビットD/A変換器の出
力レベルの順に対して第1の1ビットD/A変換器群に
は両端部分を割り当て、第2の1ビットD/A変換器群
には残る中央部分を割り当てるようにし、前記第1の1
ビットD/A変換器群を出力レベル順の並びとし、前記
第2の1ビットD/A変換器群を出力レベル逆順の並び
としたD/A変換装置とする。
【0026】
【作用】上記した構成により本発明は、ノイズシェーパ
の出力をデコーダで1ビット信号列に変換し、さらに1
ビットD/A変換器列でアナログ信号に変換することに
より、D/A変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、PWMに比較して遥かに低いクロックでの動作が可
能である。また、デコーダがノイズシェーパの出力を複
数個の1ビットD/A変換器に巡回するように割り当て
ることにより、ノイズシェーパの出力値と特定の1ビッ
トD/A変換器との相関を無くしている。このことによ
って各1ビットD/A変換器間の出力にバラツキがある
場合でも、信号帯域での歪やノイズの発生を小さくする
ことができる。また多段量子化型のノイズシェーパの各
段の出力を各々デコーダで変換し、該デコーダの出力を
アナログ信号に変換する1ビットD/A変換器の並びを
出力順とすることで、各デコーダごとの1ビットD/A
変換器列の誤差によるノイズをさらに低減できる。
の出力をデコーダで1ビット信号列に変換し、さらに1
ビットD/A変換器列でアナログ信号に変換することに
より、D/A変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、PWMに比較して遥かに低いクロックでの動作が可
能である。また、デコーダがノイズシェーパの出力を複
数個の1ビットD/A変換器に巡回するように割り当て
ることにより、ノイズシェーパの出力値と特定の1ビッ
トD/A変換器との相関を無くしている。このことによ
って各1ビットD/A変換器間の出力にバラツキがある
場合でも、信号帯域での歪やノイズの発生を小さくする
ことができる。また多段量子化型のノイズシェーパの各
段の出力を各々デコーダで変換し、該デコーダの出力を
アナログ信号に変換する1ビットD/A変換器の並びを
出力順とすることで、各デコーダごとの1ビットD/A
変換器列の誤差によるノイズをさらに低減できる。
【0027】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【0028】図1は本発明によるD/A変換装置の一実
施例を表すブロック図である。図1で、10はディジタ
ルフィルタ(DF)であり、図11で示したものと同一
の構成・機能を有する。11は多段量子化型のノイズシ
ェーパ(NS)であり、図11のNS11と類似の構成
をもつが、後述するように出力Y1とY2'を加算せずに
そのまま出力するようになっている。12,13はデコ
ーダ(DEC)であり、NS11から出力されるディジ
タル信号に対応してそれぞれDEC12はm個、DEC
13はn個の1ビット信号を出力するものである。1
4,15は一連の1ビットD/A変換器列における1ビ
ットD/A変換器群(DAC)であり、14は第1のD
/A変換器(DAC−1)から第mのD/A変換器(D
AC−m)までの、また15は第1のD/A変換器(D
AC−1)から第nのD/A変換器(DAC−n)まで
の、全て均一な(m+n)個の1ビットD/A変換器で
構成される。16はアナログ加算器であり、DAC14
およびDAC15から出力される(m+n)個のアナロ
グ信号を総合し、アナログ信号として出力する。17は
D/A変換回路であり、DAC14,15とアナログ加
算器16とで構成される。図1のD/A変換装置は、D
F10とNS11によりディジタル入力信号をサンプリ
ング周波数64fs、7(=p1)レベルの信号Y1および
5(=p2)レベルの信号Y2'としたのちに、DEC1
2,13でそれぞれm個およびn個の1ビット信号と
し、さらにD/A変換回路17でアナログ信号に変換す
るものであり、ディジタル信号をより高いサンプリング
周波数でアナログ信号に変換するいわゆるオーバーサン
プリング型のD/A変換装置となっている。
施例を表すブロック図である。図1で、10はディジタ
ルフィルタ(DF)であり、図11で示したものと同一
の構成・機能を有する。11は多段量子化型のノイズシ
ェーパ(NS)であり、図11のNS11と類似の構成
をもつが、後述するように出力Y1とY2'を加算せずに
そのまま出力するようになっている。12,13はデコ
ーダ(DEC)であり、NS11から出力されるディジ
タル信号に対応してそれぞれDEC12はm個、DEC
13はn個の1ビット信号を出力するものである。1
4,15は一連の1ビットD/A変換器列における1ビ
ットD/A変換器群(DAC)であり、14は第1のD
/A変換器(DAC−1)から第mのD/A変換器(D
AC−m)までの、また15は第1のD/A変換器(D
AC−1)から第nのD/A変換器(DAC−n)まで
の、全て均一な(m+n)個の1ビットD/A変換器で
構成される。16はアナログ加算器であり、DAC14
およびDAC15から出力される(m+n)個のアナロ
グ信号を総合し、アナログ信号として出力する。17は
D/A変換回路であり、DAC14,15とアナログ加
算器16とで構成される。図1のD/A変換装置は、D
F10とNS11によりディジタル入力信号をサンプリ
ング周波数64fs、7(=p1)レベルの信号Y1および
5(=p2)レベルの信号Y2'としたのちに、DEC1
2,13でそれぞれm個およびn個の1ビット信号と
し、さらにD/A変換回路17でアナログ信号に変換す
るものであり、ディジタル信号をより高いサンプリング
周波数でアナログ信号に変換するいわゆるオーバーサン
プリング型のD/A変換装置となっている。
【0029】図1のNS11のさらに詳しい構成を図2
に示す。前記したように、図2のNS11は図11のN
S11と類似の構成・機能を持つものであり、1次ΔΣ
変調器20、2次ΔΣ変調器21、微分器22は同一の
ものであるから説明を省略する。異なる点は、図11の
NS11では、1次ΔΣ変調器20の出力Y1と微分器
22の出力Y2'を加算して出力するようになっている
が、図2のNS11ではY1とY2'をそれぞれ独立に出
力するようになっている。なお、このときの出力Y1は
7(=p1)レベルの出力(−3〜+3)を、出力Y2'
は5(=p2)レベルの出力(−2〜+2)を持つもの
である。
に示す。前記したように、図2のNS11は図11のN
S11と類似の構成・機能を持つものであり、1次ΔΣ
変調器20、2次ΔΣ変調器21、微分器22は同一の
ものであるから説明を省略する。異なる点は、図11の
NS11では、1次ΔΣ変調器20の出力Y1と微分器
22の出力Y2'を加算して出力するようになっている
が、図2のNS11ではY1とY2'をそれぞれ独立に出
力するようになっている。なお、このときの出力Y1は
7(=p1)レベルの出力(−3〜+3)を、出力Y2'
は5(=p2)レベルの出力(−2〜+2)を持つもの
である。
【0030】図1のD/A変換回路17の一例を図3に
示す。図3で、14,15は1ビットD/A変換器群
(DAC)、16はアナログ加算器であり、それぞれ図
1に対応している。30はインバータであり、1ビット
入力信号を反転して出力する。31,32は抵抗器、3
3はオペアンプ(演算増幅器)である。図3の動作を説
明すると、まずオペアンプ33の非反転入力端子は接地
されており、反転入力端子は仮想接地点となっている。
また、1ビット入力信号はインバータ30、抵抗器31
を介して全てオペアンプ33の反転入力端子に接続さ
れ、さらに抵抗器32を介してオペアンプ33の出力端
子に接続されている。即ち、抵抗器31,32による電
流加算回路を構成している。いま、DAC14のDAC
−1の抵抗器31の抵抗値をR11、DAC−2の抵抗器
31の抵抗値をR12、・・・、DAC−mの抵抗器31
の抵抗値をR1mとし、DAC15のDAC−1の抵抗器
31の抵抗値をR21、DAC−2の抵抗器31の抵抗値
をR22、・・・、DAC−nの抵抗器31の抵抗値をR
2nとし、抵抗器32の抵抗値をRfとするとき、アナロ
グ出力電圧Eoは(数5)で求められる。
示す。図3で、14,15は1ビットD/A変換器群
(DAC)、16はアナログ加算器であり、それぞれ図
1に対応している。30はインバータであり、1ビット
入力信号を反転して出力する。31,32は抵抗器、3
3はオペアンプ(演算増幅器)である。図3の動作を説
明すると、まずオペアンプ33の非反転入力端子は接地
されており、反転入力端子は仮想接地点となっている。
また、1ビット入力信号はインバータ30、抵抗器31
を介して全てオペアンプ33の反転入力端子に接続さ
れ、さらに抵抗器32を介してオペアンプ33の出力端
子に接続されている。即ち、抵抗器31,32による電
流加算回路を構成している。いま、DAC14のDAC
−1の抵抗器31の抵抗値をR11、DAC−2の抵抗器
31の抵抗値をR12、・・・、DAC−mの抵抗器31
の抵抗値をR1mとし、DAC15のDAC−1の抵抗器
31の抵抗値をR21、DAC−2の抵抗器31の抵抗値
をR22、・・・、DAC−nの抵抗器31の抵抗値をR
2nとし、抵抗器32の抵抗値をRfとするとき、アナロ
グ出力電圧Eoは(数5)で求められる。
【0031】
【数5】
【0032】ここで、DAC14,15は全て均一な構
成であるから、抵抗器31の抵抗値もR11=R12=・・
・=R1m=R21=R22=・・・=R2nであり、オペアン
プ33の出力即ちアナログ出力は、1ビット入力信号の
うち“0”(即ちインバータ30の出力が“1”)にな
っている信号の数に比例した電圧値を出力するものとな
っている。
成であるから、抵抗器31の抵抗値もR11=R12=・・
・=R1m=R21=R22=・・・=R2nであり、オペアン
プ33の出力即ちアナログ出力は、1ビット入力信号の
うち“0”(即ちインバータ30の出力が“1”)にな
っている信号の数に比例した電圧値を出力するものとな
っている。
【0033】実際の回路ではDAC14,15の抵抗器
31を完全に均一に製造することは不可能であり、何ら
かの相対誤差が存在する。この場合は(数5)からも明
らかなように1ビット入力信号のうち“0”になってい
る信号の数だけではなく位置にも依存した電圧値が出力
される。
31を完全に均一に製造することは不可能であり、何ら
かの相対誤差が存在する。この場合は(数5)からも明
らかなように1ビット入力信号のうち“0”になってい
る信号の数だけではなく位置にも依存した電圧値が出力
される。
【0034】図1のDEC12,13の一例を図4に示
す。図4で、40はポインタであり、入力信号の累算値
の剰余を出力するものである。41はROM(読み出し
専用メモリ)であり、入力信号を下位、ポインタ40の
出力を上位とするアドレスに対応してmビットまたはn
ビットのデータを出力するものである。ここではm=6
(=p1−1)、n=4(=p2−1)とする。DEC1
2とDEC13の相違はmとnの違いによるものであっ
て、動作原理は基本的に同じであるから、ここではDE
C12についてのみ説明する。なお、DEC12は7レ
ベルの信号Y1(−3〜+3)を入力とするが、簡単の
ためここでは該信号に3を加えて(0〜6)として説明
を進める。
す。図4で、40はポインタであり、入力信号の累算値
の剰余を出力するものである。41はROM(読み出し
専用メモリ)であり、入力信号を下位、ポインタ40の
出力を上位とするアドレスに対応してmビットまたはn
ビットのデータを出力するものである。ここではm=6
(=p1−1)、n=4(=p2−1)とする。DEC1
2とDEC13の相違はmとnの違いによるものであっ
て、動作原理は基本的に同じであるから、ここではDE
C12についてのみ説明する。なお、DEC12は7レ
ベルの信号Y1(−3〜+3)を入力とするが、簡単の
ためここでは該信号に3を加えて(0〜6)として説明
を進める。
【0035】図4の動作を説明すると、まずポインタ4
0は図1のNS11から出力される7レベルの信号Y1
(0〜6)を累算し、6の剰余を求め出力する。従っ
て、その出力は(0〜5)の6通りとなる。次に、入力
信号を下位、ポインタ40の出力信号を上位とするアド
レスをROM41に入力し、6ビットのデータを得る。
この6ビットのデータは、1ビット信号6個を表すもの
である。この時のアドレス(10進数)とデータ(1ビ
ット信号6個)の関係を(表1)に示す。
0は図1のNS11から出力される7レベルの信号Y1
(0〜6)を累算し、6の剰余を求め出力する。従っ
て、その出力は(0〜5)の6通りとなる。次に、入力
信号を下位、ポインタ40の出力信号を上位とするアド
レスをROM41に入力し、6ビットのデータを得る。
この6ビットのデータは、1ビット信号6個を表すもの
である。この時のアドレス(10進数)とデータ(1ビ
ット信号6個)の関係を(表1)に示す。
【0036】
【表1】
【0037】(表1)を説明すると、6ビットデータは
アドレス下位即ち入力信号の数値が示すだけ“1”とな
っており、各ビットの総和が入力信号に等しくなるよう
になっている。また、アドレス下位即ちポインタ40の
出力信号の数値が示すだけ左にシフトされ、あふれた桁
は右から現れるように巡回している。(表1)のように
ROM41を定義することにより、例えば(表2)のよ
うにデータが出力される。
アドレス下位即ち入力信号の数値が示すだけ“1”とな
っており、各ビットの総和が入力信号に等しくなるよう
になっている。また、アドレス下位即ちポインタ40の
出力信号の数値が示すだけ左にシフトされ、あふれた桁
は右から現れるように巡回している。(表1)のように
ROM41を定義することにより、例えば(表2)のよ
うにデータが出力される。
【0038】
【表2】
【0039】(表2)からも判るように、入力信号の数
値が示すだけの“1”が6ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と6ビッ
トデータのうちの特定ビットとの相関が無いことを示し
ている。このため、6ビットデータがそれぞれ接続され
るDAC14の各1ビットD/A変換器の出力間にバラ
ツキがある場合でも、信号帯域での歪やノイズの発生を
小さくすることができる。
値が示すだけの“1”が6ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と6ビッ
トデータのうちの特定ビットとの相関が無いことを示し
ている。このため、6ビットデータがそれぞれ接続され
るDAC14の各1ビットD/A変換器の出力間にバラ
ツキがある場合でも、信号帯域での歪やノイズの発生を
小さくすることができる。
【0040】以上DEC12について説明したが、DE
C13についても入力Y2'が5レベル(−2〜+2)で
出力が4ビットであることによる相違を考慮すれば基本
的に同じものである。
C13についても入力Y2'が5レベル(−2〜+2)で
出力が4ビットであることによる相違を考慮すれば基本
的に同じものである。
【0041】図1のD/A変換装置で、DAC14,1
5の出力が例えば(表3)に示すような1%のバラツキ
(±1%の範囲に均等に誤差が分布する)を持つ場合の
出力信号スペクトラムをシミュレーションで求めた結果
を図5に示す。簡単のため、ここでは0〜2fsまでの信
号を示している。
5の出力が例えば(表3)に示すような1%のバラツキ
(±1%の範囲に均等に誤差が分布する)を持つ場合の
出力信号スペクトラムをシミュレーションで求めた結果
を図5に示す。簡単のため、ここでは0〜2fsまでの信
号を示している。
【0042】
【表3】
【0043】図11にも示したように、NS11からの
出力では0〜fs/2の信号帯域では120dB以上のダイナ
ミックレンジが得られるが、図5では約103.9dBの
ダイナミックレンジとなっており、DAC14,15の
出力に1%ものバラツキが存在するにも関わらず性能劣
化は小さいことが判る。これに対してデータが巡回しな
いような出力の場合、例えばDEC12,13それぞれ
のポインタ40の出力が共に入力によらず0に固定され
ている場合の出力信号スペクトラムをシミュレーション
で求めた結果を図6に示す。図6に見られるように、図
5に比較してノイズが増加し、高調波歪が発生してお
り、またダイナミックレンジは約61dBと大きく劣化し
ていることが判る。
出力では0〜fs/2の信号帯域では120dB以上のダイナ
ミックレンジが得られるが、図5では約103.9dBの
ダイナミックレンジとなっており、DAC14,15の
出力に1%ものバラツキが存在するにも関わらず性能劣
化は小さいことが判る。これに対してデータが巡回しな
いような出力の場合、例えばDEC12,13それぞれ
のポインタ40の出力が共に入力によらず0に固定され
ている場合の出力信号スペクトラムをシミュレーション
で求めた結果を図6に示す。図6に見られるように、図
5に比較してノイズが増加し、高調波歪が発生してお
り、またダイナミックレンジは約61dBと大きく劣化し
ていることが判る。
【0044】なお、DAC14,15からなる1ビット
D/A変換器列の各1ビットD/A変換器を出力レベル
の順に並べ、例えば(表3)のように順にDAC14,
15として割り当てるようにすれば、各DACにおける
1ビットD/A変換器群の相対誤差を等価的に小さくで
き、ノイズの発生を小さくできる。さらに、図1のNS
11が図2に示したように2段構成の場合、DAC1
4,15の並びを(表4)に示すように各1ビットD/
A変換器の出力レベルの順を互いに逆にすれば、各DA
Cにおける1ビットD/A変換器群の相対誤差によるノ
イズの位相が逆相となる確率が高くなるから、ノイズの
発生をさらに小さくできる。
D/A変換器列の各1ビットD/A変換器を出力レベル
の順に並べ、例えば(表3)のように順にDAC14,
15として割り当てるようにすれば、各DACにおける
1ビットD/A変換器群の相対誤差を等価的に小さくで
き、ノイズの発生を小さくできる。さらに、図1のNS
11が図2に示したように2段構成の場合、DAC1
4,15の並びを(表4)に示すように各1ビットD/
A変換器の出力レベルの順を互いに逆にすれば、各DA
Cにおける1ビットD/A変換器群の相対誤差によるノ
イズの位相が逆相となる確率が高くなるから、ノイズの
発生をさらに小さくできる。
【0045】
【表4】
【0046】図1のD/A変換装置で、DAC14,1
5の出力が(表4)の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図7に示す。図7に示し
たように約104.7dBのダイナミックレンジとなって
おり、図5の場合より約1dBノイズが小さくなってい
る。
5の出力が(表4)の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図7に示す。図7に示し
たように約104.7dBのダイナミックレンジとなって
おり、図5の場合より約1dBノイズが小さくなってい
る。
【0047】また、DAC14,15からなる1ビット
D/A変換器列の各1ビットD/A変換器を出力レベル
の順に並べ、例えば(表5)のようにDAC14を両端
部分に、DAC15を中心部分に割り当てるようにすれ
ば、各DACの平均出力レベルの差を小さくでき、NS
11の出力Y1とY2'を加算して(数2)および(数
4)におけるVq1の項を相殺することが高精度に実現で
きるため、ノイズの発生を小さくできる。この場合もN
S11が2段構成の場合にDAC14,15の各1ビッ
トD/A変換器の出力レベルの順を互いに逆にすること
で、ノイズの発生を小さくできることは同様である。
D/A変換器列の各1ビットD/A変換器を出力レベル
の順に並べ、例えば(表5)のようにDAC14を両端
部分に、DAC15を中心部分に割り当てるようにすれ
ば、各DACの平均出力レベルの差を小さくでき、NS
11の出力Y1とY2'を加算して(数2)および(数
4)におけるVq1の項を相殺することが高精度に実現で
きるため、ノイズの発生を小さくできる。この場合もN
S11が2段構成の場合にDAC14,15の各1ビッ
トD/A変換器の出力レベルの順を互いに逆にすること
で、ノイズの発生を小さくできることは同様である。
【0048】
【表5】
【0049】図1のD/A変換装置で、DAC14,1
5の出力が(表5)の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図8に示す。図8に示し
たように約105.8dBのダイナミックレンジとなって
おり、図5の場合より約2dBノイズが小さくなってい
る。
5の出力が(表5)の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図8に示す。図8に示し
たように約105.8dBのダイナミックレンジとなって
おり、図5の場合より約2dBノイズが小さくなってい
る。
【0050】また、各DACにおける1ビットD/A変
換器を、1ビットD/A変換器群の平均出力レベルとの
誤差の極性がなるべく相反し、かつ、その誤差のレベル
が近いような順に並べれば、例えば偶数値を出力する場
合の出力誤差が小さくなるからノイズの発生を小さくで
きる。これを実現するには、まず1ビットD/A変換器
群の1ビットD/A変換器を出力レベルの順に並べ、次
に両端から数えて偶数番目の1ビットD/A変換器同志
を交換して行けばよい。例えば(表4)のDAC14お
よびDAC15の並びをそれぞれ変更すれば(表6)の
ようになる。
換器を、1ビットD/A変換器群の平均出力レベルとの
誤差の極性がなるべく相反し、かつ、その誤差のレベル
が近いような順に並べれば、例えば偶数値を出力する場
合の出力誤差が小さくなるからノイズの発生を小さくで
きる。これを実現するには、まず1ビットD/A変換器
群の1ビットD/A変換器を出力レベルの順に並べ、次
に両端から数えて偶数番目の1ビットD/A変換器同志
を交換して行けばよい。例えば(表4)のDAC14お
よびDAC15の並びをそれぞれ変更すれば(表6)の
ようになる。
【0051】
【表6】
【0052】図1のD/A変換装置で、DAC14,1
5の出力が(表6)の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図9に示す。図9に示し
たように約105.4dBのダイナミックレンジとなって
おり、図5の場合より約2dBノイズが小さくなってい
る。また、図5〜図8に比較して、この場合は1.0fs
付近までノイズ特性が比較的平坦であり、従って信号帯
域をより広く使用する用途にも適している。
5の出力が(表6)の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図9に示す。図9に示し
たように約105.4dBのダイナミックレンジとなって
おり、図5の場合より約2dBノイズが小さくなってい
る。また、図5〜図8に比較して、この場合は1.0fs
付近までノイズ特性が比較的平坦であり、従って信号帯
域をより広く使用する用途にも適している。
【0053】また、ここでは図4のポインタ40の動作
を図1のNS11から出力される信号を累算し剰余を求
め出力するものとしたが、本発明の他の実施例として、
DEC12のポインタ40の動作をNS11の出力によ
らず(0〜6)の信号を順に繰り返し出力するものと
し、DEC13のポインタ40の動作も同様に(0〜
4)の信号を順に繰り返し出力するものとしてもよい。
この場合の出力信号スペクトラムをシミュレーションで
求めた結果を図10に示す。図10に見られるように、
図5に比較してノイズの増加はあるものの、図6の場合
では発生していた高調波歪が見られなくなっており、ま
た図6に比較してダイナミックレンジも約79dBと大き
く改善されている。特にこの方式ではポインタ40の動
作が所定数を繰り返し出力するだけでよく、累算と剰余
の演算が不要なためポインタ40の回路規模を小さくで
きる。
を図1のNS11から出力される信号を累算し剰余を求
め出力するものとしたが、本発明の他の実施例として、
DEC12のポインタ40の動作をNS11の出力によ
らず(0〜6)の信号を順に繰り返し出力するものと
し、DEC13のポインタ40の動作も同様に(0〜
4)の信号を順に繰り返し出力するものとしてもよい。
この場合の出力信号スペクトラムをシミュレーションで
求めた結果を図10に示す。図10に見られるように、
図5に比較してノイズの増加はあるものの、図6の場合
では発生していた高調波歪が見られなくなっており、ま
た図6に比較してダイナミックレンジも約79dBと大き
く改善されている。特にこの方式ではポインタ40の動
作が所定数を繰り返し出力するだけでよく、累算と剰余
の演算が不要なためポインタ40の回路規模を小さくで
きる。
【0054】以上説明したようにD/A変換装置を構成
するものである。ここではNS11に(数1)および図
2で表されるものを用いたが、多段量子化型のノイズシ
ェーパとして機能するものであれば異なる次数、特性で
あってもよいことは勿論である。また、図4に示したD
EC12,13の構成や(表1)のROMデータ等は説
明のための一例であり、勿論これに限ったものではな
い。さらに、NS11のp1通りの出力Y1に対してDE
C12の出力ビット数m(即ちDAC14の個数m)を
(p1−1)として説明したが、これらは何れも最少の
場合であるから回路構成等の都合によって、mはこれ以
上の数であっても良い。NS11のp2通りの出力Y2'
に対するDEC13の出力ビット数nについても同様で
ある。
するものである。ここではNS11に(数1)および図
2で表されるものを用いたが、多段量子化型のノイズシ
ェーパとして機能するものであれば異なる次数、特性で
あってもよいことは勿論である。また、図4に示したD
EC12,13の構成や(表1)のROMデータ等は説
明のための一例であり、勿論これに限ったものではな
い。さらに、NS11のp1通りの出力Y1に対してDE
C12の出力ビット数m(即ちDAC14の個数m)を
(p1−1)として説明したが、これらは何れも最少の
場合であるから回路構成等の都合によって、mはこれ以
上の数であっても良い。NS11のp2通りの出力Y2'
に対するDEC13の出力ビット数nについても同様で
ある。
【0055】
【発明の効果】以上述べたように本発明のD/A変換装
置は、D/A変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、PWMに比較して遥かに低いクロックでの動作が可
能であるという優れた特長を有するものである。
置は、D/A変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、PWMに比較して遥かに低いクロックでの動作が可
能であるという優れた特長を有するものである。
【0056】また、デコーダがノイズシェーパの出力を
複数個の1ビットD/A変換器に巡回するように割り当
てるようにしたため、ノイズシェーパの出力値と特定の
1ビットD/A変換器との相関が無く、各1ビットD/
A変換器間の出力にバラツキがある場合でも、信号帯域
での歪やノイズの発生を小さくすることができるという
優れた特長を有するものである。
複数個の1ビットD/A変換器に巡回するように割り当
てるようにしたため、ノイズシェーパの出力値と特定の
1ビットD/A変換器との相関が無く、各1ビットD/
A変換器間の出力にバラツキがある場合でも、信号帯域
での歪やノイズの発生を小さくすることができるという
優れた特長を有するものである。
【図1】本発明によるD/A変換装置の一実施例を表す
ブロック図
ブロック図
【図2】図1のノイズシェーパ11の一例を表す回路図
【図3】図1のD/A変換回路17の一例を表す回路図
【図4】図1のデコーダ12,13の一例を表すブロッ
ク図
ク図
【図5】コンピュータ・シミュレーションで求めた、
(表3)に基づく図1のD/A変換装置の出力信号スペ
クトラム
(表3)に基づく図1のD/A変換装置の出力信号スペ
クトラム
【図6】図1のD/A変換装置で、ポインタ40の出力
が入力によらず0に固定されている場合の出力信号スペ
クトラム
が入力によらず0に固定されている場合の出力信号スペ
クトラム
【図7】(表4)に基づく図1のD/A変換装置の出力
信号スペクトラム
信号スペクトラム
【図8】(表5)に基づく図1のD/A変換装置の出力
信号スペクトラム
信号スペクトラム
【図9】(表6)に基づく図1のD/A変換装置の出力
信号スペクトラム
信号スペクトラム
【図10】図1のD/A変換装置で、ポインタ40の動
作をNS11の出力によらず所定数を順に繰り返し出力
するものとした場合の出力信号スペクトラム
作をNS11の出力によらず所定数を順に繰り返し出力
するものとした場合の出力信号スペクトラム
【図11】従来のD/A変換装置の一例を示すブロック
図
図
【図12】図11のノイズシェーパ1の一例を表す回路
図
図
【図13】コンピュータ・シミュレーションで求めた、
図11のD/A変換装置の出力信号スペクトラム
図11のD/A変換装置の出力信号スペクトラム
10 ディジタルフィルタ(DF) 11 ノイズシェーパ(NS) 12 第1のデコーダ(DEC12) 13 第2のデコーダ(DEC13) 14 第1の1ビットD/A変換器群(DAC14) 15 第2の1ビットD/A変換器群(DAC15) 16 アナログ加算器 17 D/A変換回路 20 1次ΔΣ変調器 21 2次ΔΣ変調器 22 微分器 30 インバータ 31,32 抵抗器 33 オペアンプ(演算増幅器) 40 ポインタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 福本 富彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平5−335963(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03M 3/02
Claims (9)
- 【請求項1】 入力されたディジタル信号のサンプリン
グ周波数をk倍(k≧2)にするディジタルフィルタ
と、 前記ディジタルフィルタの出力を入力とし語長制限とと
もにノイズの周波数特性を所定の特性に変化させる多段
量子化型のノイズシェーパと、 前記ノイズシェーパの各段の出力を各々入力とし、その
入力の値に対応した1ビット信号列に変換する複数個の
デコーダと、 前記デコーダの各出力をアナログ信号に変換する1ビッ
トD/A変換器列と、 前記1ビットD/A変換器列の出力を総合するアナログ
加算器とを備え、 前記デコーダの出力を、前記ノイズシェーパの出力の値
に応じた数の1ビット信号が巡回するような出力とした
D/A変換装置。 - 【請求項2】 デコーダの出力を、ノイズシェーパから
出力されるp通り(pは整数)の値を持つ信号に対応し
て少なくとも(p−1)個の1ビット信号列を出力する
ようにし、その1ビット信号列の割り当て開始位置が1
サンプルデータ前の1ビット信号列の最終割り当て位置
の次の位置になるように巡回して割り当てられるように
した請求項1記載のD/A変換装置。 - 【請求項3】 デコーダの出力を、ノイズシェーパから
出力されるp通り(pは整数)の値を持つ信号に対応し
て少なくとも(p−1)個の1ビット信号列を出力する
ようにし、その1ビット信号列の割り当て開始位置が1
サンプルデータごとに所定数だけ巡回するようにした請
求項1記載のD/A変換装置。 - 【請求項4】 デコーダから出力される連続した1ビッ
ト信号列に対し、対応する1ビットD/A変換器群が、
その1ビットD/A変換器群の平均出力レベルとの誤差
の極性が相反し、かつ、その誤差のレベルが近いような
1ビットD/A変換器が隣合うような並びに割り当てら
れるようにした請求項1記載のD/A変換装置。 - 【請求項5】 デコーダの各出力に対応する、1ビット
D/A変換器列におけるm個の1ビットD/A変換器群
を出力レベルの順に、 DAC-1,DAC-2,DAC-3,DAC-4,・・・,DAC-(m-3),DAC-(m-2),DA
C-(m-1),DAC-m とし(mは1ビットD/A変換器群における1ビットD
/A変換器の数)、前記デコーダから出力される連続し
た1ビット信号列に対して前記1ビットD/A変換器群
が、 DAC-1,DAC-(m-1),DAC-3,DAC-(m-3),・・・,DAC-4,DAC-(m-
2),DAC-2,DAC-m という並びに割り当てられるようにした請求項1記載の
D/A変換装置。 - 【請求項6】 デコーダの各出力に対応する、1ビット
D/A変換器列における各1ビットD/A変換器群を、
その1ビットD/A変換器列の出力レベルの順に割り当
てるようにした請求項1記載のD/A変換装置。 - 【請求項7】 デコーダの各出力に対応する、1ビット
D/A変換器列における各1ビットD/A変換器群の割
り当てを、ノイズシェーパの各段の出力順に対応する前
記デコーダの各出力が、前記1ビットD/A変換器の出
力レベルの順に対して中央に近い方から順に割り当てた
請求項1記載のD/A変換装置。 - 【請求項8】 第1,第2の量子化ステップによる2段
構成としたノイズシェーパの出力を各々入力とし、その
入力を対応する1ビット信号列に変換する第1,第2の
デコーダを備え、 前記デコーダの各出力に対応する、前記1ビットD/A
変換器列における第1,第2の1ビットD/A変換器群
を、前記1ビットD/A変換器列における1ビットD/
A変換器の出力レベルの順に割り当てるようにし、 前記第1の1ビットD/A変換器群を出力レベル順の並
びとし、 前記第2の1ビットD/A変換器群を出力レベル逆順の
並びとした請求項1記載のD/A変換装置。 - 【請求項9】 第1,第2の量子化ステップによる2段
構成としたノイズシェーパの出力を各々入力とし、その
入力を対応する1ビット信号列に変換する第1,第2の
デコーダを備え、 前記デコーダの各出力に対応する、前記1ビットD/A
変換器列における第1,第2の1ビットD/A変換器群
を、前記1ビットD/A変換器列における1ビットD/
A変換器の出力レベルの順に対して第1の1ビットD/
A変換器群には両端部分を割り当て、第2の1ビットD
/A変換器群には残る中央部分を割り当てるようにし、 前記第1の1ビットD/A変換器群を出力レベル順の並
びとし、 前記第2の1ビットD/A変換器群を出力レベル逆順の
並びとした請求項1記載のD/A変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22108393A JP3147605B2 (ja) | 1993-09-06 | 1993-09-06 | D/a変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22108393A JP3147605B2 (ja) | 1993-09-06 | 1993-09-06 | D/a変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0779164A JPH0779164A (ja) | 1995-03-20 |
JP3147605B2 true JP3147605B2 (ja) | 2001-03-19 |
Family
ID=16761228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22108393A Expired - Fee Related JP3147605B2 (ja) | 1993-09-06 | 1993-09-06 | D/a変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3147605B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005221701A (ja) * | 2004-02-05 | 2005-08-18 | Tohoku Pioneer Corp | 発光表示パネルの駆動装置および駆動方法 |
US9306588B2 (en) * | 2014-04-14 | 2016-04-05 | Cirrus Logic, Inc. | Switchable secondary playback path |
-
1993
- 1993-09-06 JP JP22108393A patent/JP3147605B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0779164A (ja) | 1995-03-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5539403A (en) | D/A conversion apparatus and A/D conversion apparatus | |
US4621254A (en) | Apparatus and methods for analogue-to-digital conversion | |
US6583742B1 (en) | Digital to analogue converter with dynamic element matching | |
US6642873B1 (en) | Multi-level D/A converter incorporated with multi-level quantizer in multi-bit sigma-delta A/D converter | |
EP2237424A1 (en) | Tri-level dynamic element matcher allowing reduced reference loading and DAC element reduction | |
US8970416B2 (en) | 4N+1 level capacitive DAC using N capacitors | |
JPH04229723A (ja) | 高次シグマ・デルタアナログ/デジタル変換器 | |
GB2344479A (en) | Resistor-type D/A convertor having a highly linear transconductor | |
US6509857B1 (en) | Digital-to-analog converting method and digital-to-analog converter | |
US20090110102A1 (en) | Signal routing method | |
EP0289081B1 (en) | Digital-to-analog converter | |
US6603418B2 (en) | High precision, high-speed signal source | |
US6937177B2 (en) | Shuffler apparatus and related dynamic element matching technique for linearization of unit-element digital-to-analog converters | |
US6292124B1 (en) | Delta-sigma D/A converter | |
JP3147605B2 (ja) | D/a変換装置 | |
JP2001102926A (ja) | アナログ・デジタル変換器の動的要素不整合ノイズ・シェイピング法 | |
EP1033816B1 (en) | D/A conversion apparatus | |
US6753799B2 (en) | Randomizer for sigma-delta-type converter | |
US6380878B1 (en) | Digital-to-analog conversion circuit | |
JP2000078015A (ja) | マルチビット型d/a変換器及びデルタシグマ型a/d変換器 | |
EP0681372B1 (en) | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit | |
JP2822776B2 (ja) | D/a変換装置 | |
US6788234B2 (en) | Method of selecting cells for input code in a digital-to-analog converter | |
JP2993330B2 (ja) | D/a変換装置 | |
KR100379292B1 (ko) | 델타-시그마형 펄스 변조회로를 구비한 디지털/아날로그변환기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |