JP3151992B2 - A/d変換装置 - Google Patents
A/d変換装置Info
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- JP3151992B2 JP3151992B2 JP03305193A JP3305193A JP3151992B2 JP 3151992 B2 JP3151992 B2 JP 3151992B2 JP 03305193 A JP03305193 A JP 03305193A JP 3305193 A JP3305193 A JP 3305193A JP 3151992 B2 JP3151992 B2 JP 3151992B2
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Description
ル信号に変換するA/D(アナログ/ディジタル)変換
装置に関し、特にΔΣ(デルタシグマ)変調の技術を応
用したノイズシェーピング型A/D変換装置に関するも
のである。
ェーピング型A/D変換装置が報告されている。従来報
告されていたこの方式のA/D変換装置について図11
を用いて説明する。なお、この技術については「信学技
報CS83-198」にその記載がある。
すブロック図である。図11で、10は減算器であり、
入力される2つのアナログ信号の差を出力するものであ
る。外部からのアナログ入力は減算器10の加算端子に
入力している。11は積分器であり、減算器10から出
力されるアナログ信号を累算して出力するものである。
12は量子化器であり、積分器11から出力されるアナ
ログ信号をディジタル信号に変換してディジタル出力と
するものである。ここでは2ビット(p=4通り)の量
子化を行うものとし、入出力の対応を(表1)に示すも
のとする。
2の出力をアナログ信号に変換する。D/A変換器11
0の出力は減算器10の減算端子に入力している。
ズシェーピング型A/D変換器として知られるものであ
り、入力Xに対する出力Yは(数1)で表される。
リング周波数(FS)を64fs、入力信号周波数を約0.02
fs、入力信号レベルを0dBとした場合の出力信号スペク
トラムをコンピュータ・シミュレーションで求めた結果
を図12に示す。簡単のためここでは0〜2fsまでの帯
域を示している。図12に示したように、0〜fs/2の信
号帯域において約58dBのダイナミックレンジ(D.R.)
が得られるものである。
示す構成では、D/A変換器110には少なくとも得よ
うとするディジタル信号の精度以上の精度を必要とする
と考えられる。例えば、D/A変換器110の出力が
(表2)に示すように、2%の誤差を持つ場合を仮定す
る。
ュータ・シミュレーションで求めた結果を図13に示
す。簡単のため、ここでは0〜2fsまでの帯域を示して
いる。図13に示したように、大きな高調波歪の発生が
見られ、0〜fs/2の信号帯域においてダイナミックレン
ジは約45dBと大きく劣化している。
直線性をもつことにある。従って、高いダイナミックレ
ンジを得るために、D/A変換器110に高精度の装置
を用いなければならないという課題があった。
で、D/A変換器110に高精度の装置を必要としない
ようなA/D変換装置を提供することを目的とする。
に本発明は以下の構成とする。即ち、 (1) 2つのアナログ信号を入力とし両者の差を出力
する減算器と、前記減算器のアナログ出力を積分する積
分器と、前記積分器の出力をディジタル信号に変換する
量子化器と、前記量子化器のディジタル出力をその値に
対応した1ビット信号列に変換するデコーダと、前記デ
コーダの出力をそれぞれアナログ信号に変換する1ビッ
トD/A変換器列と、前記1ビットD/A変換器列の出
力を総合して前記減算器の減算端子へ出力するアナログ
加算器とを備え、アナログ入力を前記減算器の加算端子
へ入力し、ディジタル出力を前記量子化器より出力し、
前記デコーダの出力を前記量子化器の出力の値に応じた
数の1ビット信号が巡回するような出力としたA/D変
換装置とする。
されるp通り(pは整数)の値を持つ信号に対応して少
なくとも(p−1)個の1ビット信号列を出力するよう
にし、該1ビット信号列の割り当て開始位置が1サンプ
ルデータ前の該1ビット信号列の最終割り当て位置の次
の位置になるように巡回して割り当てられるようにした
前記(1)のA/D変換装置とする。
されるp通り(pは整数)の値を持つ信号に対応して少
なくとも(p−1)個の1ビット信号列を出力するよう
にし、該1ビット信号列の割り当て開始位置が1サンプ
ルデータごとに所定数だけ巡回するようにした前記(1)
のA/D変換装置とする。
されるp通り(pは整数)の値を持つ信号に対応して少
なくとも2(p−1)個の1ビット信号列を出力するよ
うにし、該1ビット信号の割り当てが巡回し、かつ該1
ビット信号列の信号は何れも2サンプルデータ連続して
割り当てられることがないようにした前記(1)のA/D
変換装置とする。
する第1の減算器と、前記第1の減算器のアナログ出力
を積分する第1の積分器と、前記第1の積分器のアナロ
グ出力を加算端子への入力とする第2の減算器と、前記
第2の減算器のアナログ出力を積分する第2の積分器
と、前記第2の積分器の出力をディジタル信号に変換す
る量子化器と、前記量子化器のディジタル出力を該信号
の値に対応した1ビット信号列に変換するデコーダと、
前記デコーダの出力をそれぞれアナログ信号に変換する
1ビットD/A変換器列と、前記1ビットD/A変換器
列の出力を総合して前記第1および第2の減算器の減算
端子へ出力するアナログ加算器とを備え、アナログ入力
を前記第1の減算器の加算端子へ入力し、ディジタル出
力を前記量子化器より出力し、前記デコーダの出力を、
前記量子化器の出力の値に応じた数の1ビット信号が巡
回するような出力としたA/D変換装置とする。
されるp通り(pは整数)の値を持つ信号に対応して少
なくとも(p−1)個の1ビット信号列を出力するよう
にし、該1ビット信号列の割り当て開始位置が1サンプ
ルデータ前の該1ビット信号列の最終割り当て位置の次
の位置になるように巡回して割り当てられるようにした
前記(5)のA/D変換装置とする。
されるp通り(pは整数)の値を持つ信号に対応して少
なくとも(p−1)個の1ビット信号列を出力するよう
にし、該1ビット信号列の割り当て開始位置が1サンプ
ルデータごとに所定数だけ巡回するようにした前記(5)
のA/D変換装置とする。
されるp通り(pは整数)の値を持つ信号に対応して少
なくとも2(p−1)個の1ビット信号列を出力するよ
うにし、該1ビット信号の割り当てが巡回し、かつ該1
ビット信号列の信号は何れも2サンプルデータ連続して
割り当てられることがないようにした前記(5)のA/D
変換装置とする。
をデコーダが複数個の1ビットD/A変換器に巡回する
ように割り当て、さらに該1ビットD/A変換器列でア
ナログ信号に変換することにより、量子化器の出力値と
特定の1ビットD/A変換器との相関を無くしている。
このことによって各1ビットD/A変換器間の出力にバ
ラツキがある場合でも、信号帯域での歪やノイズの発生
を小さくすることができる。
ながら説明する。
施例を表すブロック図である。図1で、10は減算器、
11は積分器、12は量子化器であり、いずれも図11
に示したものと同一の構成・機能を有する。13はD/
A変換器であり、量子化器12の出力をアナログ信号に
変換する。D/A変換器13の出力は減算器10の減算
端子に入力している。
出力されるディジタル信号に対応して3(=p−1)個
の1ビット信号を出力する。15は1ビットD/A変換
器列であり、第1のD/A変換器(DAC−1)から第
3のD/A変換器(DAC−3)までの、全て均一な3
(=p−1)個の1ビットD/A変換器で構成される。
16はアナログ加算器であり、1ビットD/A変換器列
15から出力される3個のアナログ信号を総合し、アナ
ログ信号として出力する。
シェーピング型A/D変換器であり、入力Xに対する出
力Yは図11と同様に(数1)で表される。
一例を図2に示す。図2で、D/A変換器13、デコー
ダ14、1ビットD/A変換器列15、アナログ加算器
16はそれぞれ図1に対応している。20はインバータ
であり、1ビット入力信号を反転して出力する。21,
22は抵抗器、23はオペアンプ(演算増幅器)であ
る。図2の動作を説明すると、まず、オペアンプ23の
非反転入力端子は接地されており、反転入力端子は仮想
接地点となっている。また、1ビット入力信号はインバ
ータ20、抵抗器21を介して全てオペアンプ23の反
転入力端子に接続され、さらに抵抗器22を介してオペ
アンプ23の出力端子に接続されている。即ち、抵抗器
21,22により電流加算回路を構成したものである。
いま、DAC−1の抵抗器21の抵抗値をR1、DAC
−2の抵抗器21の抵抗値をR2、DAC−3の抵抗器
21の抵抗値をR3とし、抵抗器22の抵抗値をRfとす
るとき、アナログ出力電圧Eoは(数2)で求められ
る。
均一な構成であるから抵抗器21の抵抗値もR1=R2=
R3 であり、オペアンプ23の出力即ちアナログ出力は
デコーダ14から出力される1ビット信号のうち"0"
(即ちインバータ20の出力が"1")になっている信号
の数に比例した電圧値を出力するものとなっている。
の抵抗器21を完全に均一に製造することは不可能であ
り、何らかの相対誤差が存在する。この場合は(数2)
からも明らかなように、デコーダ14の出力信号のう
ち"0"になっている信号の数だけではなく位置にも依存
した電圧値が出力される。
図3で、30はポインタであり、入力信号の累算値の剰
余を出力するものである。31はROM(読み出し専用
メモリ)であり、入力信号を下位、ポインタ30の出力
を上位とするアドレスに対応して3ビットのデータを出
力するものである。
0は、入力信号即ち図1の量子化器12から出力される
2ビットの信号("00"〜"11")を累算し、3の剰余
を求め出力する。従って、該出力は0〜2の3通りとな
る。次に入力信号を下位、ポインタ30の出力信号を上
位とするアドレスをROM31に入力し、3ビットのデ
ータを得る。この3ビットのデータは、1ビット信号3
個を表すものである。この時のアドレス(10進数)と
データ(2進数)の関係を(表3)に示す。
アドレス下位即ち入力信号の数値が示す数だけ"1"とな
っており、各ビットの総和が入力信号に等しくなるよう
になっている。また、アドレス上位即ちポインタ30の
出力信号の数値が示すだけ左にシフトされ、あふれた桁
は右から現れるように巡回している。(表3)のように
ROM31を定義することにより、例えば(表4)のよ
うにデータが出力される。
値が示すだけの"1"が3ビットデータを巡回するように
出力されており、このことは入力信号の数値と3ビット
データのうちの特定ビットとの相関が無いことを示して
いる。このため、3ビットデータがそれぞれ接続される
1ビットD/A変換器15の出力にバラツキがある場合
でも、信号帯域での歪やノイズの発生を小さくすること
ができる。
変換器列15の出力が例えば(表5)に示すような±2
%のバラツキを持つ場合の出力信号スペクトラムをシミ
ュレーションで求めた結果を図4に示す。簡単のためこ
こでは0〜2fsまでの信号を示している。
3が理想的な(誤差の無い)場合には、0〜fs/2の信号
帯域で約58dBのダイナミックレンジが得られるが、図
4でもダイナミックレンジは約57dBと殆ど劣化してお
らず、1ビットD/A変換器列15の出力に±2%もの
バラツキが存在するにも関わらず性能劣化は僅かとなっ
ているのが判る。これに対してデータが巡回しないよう
な出力の場合、例えばポインタ30の出力が入力によら
ず0に固定されているような場合、D/A変換器13の
出力は(表2)と等価になり、このときには図13に示
したように図4に比較して大きな高調波歪が発生し、ま
たダイナミックレンジも大きく劣化する。
1の量子化器12から出力される2ビットの信号("0
0"〜"11")を累算し、3の剰余を求め出力するもの
としたが、本発明の他の実施例として、ポインタ30の
動作を量子化器12の出力によらず0〜2の信号を順に
繰り返し出力するものとしてもよい。この場合の出力信
号スペクトラムをシミュレーションで求めた結果を図5
に示す。図5に見られるように図4に比較してノイズの
増加はあるものの、図13の場合では発生していた高調
波歪が見られなくなっており、またダイナミックレンジ
も約54dBと改善されている。特にこの方式では、ポイ
ンタ30の動作が0〜2の信号を順に繰り返し出力する
だけでよく、累算と剰余の演算が不要なためポインタ3
0の回路規模を小さくできる。
説明する。一般に1ビットD/A変換器が"1"を出力す
るとき、直前のデータが"1"のときと"0"の場合とでは
出力値が僅かに異なる。これはデータの変化点で直前の
値が出力値に影響を及ぼすためである。これを回避する
ためには"1"の直前のデータが必ず"0"になるようにす
ること、即ち"1"が2サンプルデータ連続して1ビット
D/A変換器から出力されないようにすればよい。
て、以下のようにA/D変換装置を構成する。なお、D
/A変換器13以外のブロックについては前記した構成
・動作と同等のため説明は省略する。
ンタ30の動作を、量子化器12から出力される2ビッ
トの信号を累算し、6の剰余を求め出力するようにす
る。従って、該出力は0〜5の6通りとなる。次に入力
信号を下位、ポインタ30の出力信号を上位とするアド
レスをROM31に入力し、6(=2(p−1))ビッ
トのデータを得るようにする。この6ビットのデータは
1ビット信号6個を表すもので、この時のアドレス(1
0進数)とデータ(2進数)の関係を(表6)に示す。
アドレス下位即ち入力信号の数値が示すだけ"1"となっ
ており、各ビットの総和が入力信号に等しくなるように
なっている。また、アドレス下位即ちポインタ30の出
力信号の数値が示すだけ左にシフトされ、あふれた桁は
右から現れるように巡回している。(表6)のようにR
OM31を定義することにより、例えば(表7)のよう
にデータが出力される。
が示すだけの"1"が6ビットデータを巡回するように出
力されており、このことは入力信号の数値と6ビットデ
ータのうちの特定ビットとの相関が無いことを示してい
る。さらに入力信号の最大値が3であるから、6ビット
データ、即ち6個の1ビット信号は全て2サンプルデー
タ連続して"1"が出力されることは無い。
D/A変換器列15に入力し、アナログ加算器16を介
してアナログ出力とする。但しこのときの1ビットD/
A変換器列15は6(=2(p−1))個の1ビットD
/A変換器で構成する。
説明する。図6は本発明によるA/D変換装置の他の実
施例を表すブロック図である。図6で、10は減算器、
11は積分器、12は量子化器、13はD/A変換器で
あり、それぞれ図1に示したものと同一の構成・機能を
有する。また、60は減算器、61は積分器であり、そ
れぞれ減算器10、積分器11と同一の構成・機能を有
する。
アナログ入力は減算器60の加算端子に入力し、減算器
60から出力されるアナログ信号は積分器61で累算し
て出力され、さらに減算器10の加算端子に入力され
る。続いて減算器10から出力されるアナログ信号は積
分器11で累算して出力され、該出力は量子化器12に
よってアナログ信号からディジタル信号に変換されてデ
ィジタル出力となる。また、このディジタル出力はD/
A変換器13にも入力され、アナログ信号に変換され
て、減算器60および減算器10の減算端子に入力され
ている。
シェーピング型A/D変換器であり、入力Xに対する出
力Yは(数3)で表される。
ング周波数(FS)を64fs、入力信号周波数を約0.02f
s、入力信号レベルを0dBとした場合の出力信号スペクト
ラムをコンピュータ・シミュレーションで求めた結果を
図7に示す。簡単のため、ここでは0〜2fsまでの帯域
を示している。図7に示したように、0〜fs/2の信号帯
域において約84dBのダイナミックレンジ(D.R.)が得
られるものである。
/A変換器110と同様に(表2)に示すような2%の
誤差を持つ場合を仮定し、このときの出力信号スペクト
ラムをコンピュータ・シミュレーションで求めると図8
のようになる。簡単のため、ここでは0〜2fsまでの帯
域を示している。図8に示したように、大きな高調波歪
の発生が見られ、0〜fs/2の信号帯域においてダイナミ
ックレンジは約48dBと大きく劣化している。
/A変換器13と等価であり、またデコーダ14のRO
M31の入出力関係を(表3)に示すものとし、1ビッ
トD/A変換器列15の出力が(表5)に示すような±
2%のバラツキを持つ場合には、出力信号スペクトラム
は図9のようになる。簡単のため、ここでは0〜2fsま
での信号を示している。図9に示したように、ダイナミ
ックレンジは約83dBであり、D/A変換器列15の出
力に±2%ものバラツキが存在するにも関わらず性能劣
化は僅かとなっているのが判る。
図6のD/A変換器13においても、図1のD/A変換
器13と同様に、図3のポインタ30の動作を量子化器
12の出力によらず0〜2の信号を順に繰り返し出力す
るものとしてもよい。この場合の出力信号スペクトラム
をシミュレーションで求めた結果を図10に示す。図1
0に見られるように図9に比較してノイズの増加はある
ものの、図8の場合では発生していた高調波歪が見られ
なくなっており、またダイナミックレンジも約56dBと
改善されている。
M31の入出力関係を(表6)に示すものとすれば、
(表7)からも判るように入力信号の数値が示すだけ
の"1"が6ビットデータを巡回するように出力され、入
力信号の数値と6ビットデータのうちの特定ビットとの
相関を無くすことができ、また入力信号の最大値が3で
あることから、6ビットデータ、即ち6個の1ビット信
号は全て2サンプルデータ連続して"1"が出力されない
ようにすることができる。
ットD/A変換器列15の出力間にバラツキがある場合
でも、信号帯域での歪やノイズの発生が小さいA/D変
換装置を実現できる。また、デコーダ14から出力され
る1ビットデータ列は2データ連続して"1"が出力され
ることが無いから1ビットD/A変換器15の出力は直
前のデータによって影響されず、高精度なD/A変換が
可能となり、従って、信号帯域での歪やノイズの発生が
小さいA/D変換装置を実現できるものである。
するものである。ここではA/D変換装置を図1および
図6で説明したが、同等の機能・特性を持つものであれ
ば異なる構成であってもよく、例えば減算器10と積分
器11の動作を同時に行うような装置であってもよい。
また、図3に示したデコーダ14の構成や(表1)のR
OMデータ等は説明のための一例であり、勿論これに限
ったものではない。さらに、量子化器12のp通りの出
力に対してデコーダ14の出力ビット数(即ち1ビット
D/A変換器15の個数)をそれぞれ(p−1)、2
(p−1)として説明したが、これらは何れも最少の場
合であるから、回路構成等の都合によってはこれ以上の
数であっても良い。
置は、デコーダ14が量子化器12の出力を複数個の1
ビットD/A変換器15に巡回するように割り当てるよ
うにしたため、量子化器12の出力値と特定の1ビット
D/A変換器15との相関が無く、各1ビットD/A変
換器の出力にバラツキがある場合でも信号帯域での歪や
ノイズの発生を小さくすることができ、従ってD/A変
換器13に高精度の装置を必要とせず、製造が容易でし
かも高精度のA/D変換装置を実現できるという優れた
特長を有するものである。
性のノイズシェーピング型A/D変換器としたことによ
り、A/D変換精度をさらに高精度化でき、またこの場
合には1ビットD/A変換器15の出力に存在するバラ
ツキに対して信号帯域での歪やノイズの発生を小さくす
る効果がさらに顕著になる。また、1次ノイズシェーピ
ング型A/D変換器と同等なA/D変換精度を得るため
にはより低いサンプリング周波数でよいから、動作速度
の低い装置とすることが可能である。
ブロック図
1のA/D変換装置の出力信号スペクトラム
を量子化器12の出力によらず0〜2の信号を順に繰り
返し出力するものとした場合の出力信号スペクトラム
すブロック図
6のA/D変換装置の出力信号スペクトラム
(表2)に示すような2%の誤差を持つ場合の出力信号
スペクトラム
が、デコーダ14のROM31の入出力関係を(表3)
に示すものとし、1ビットD/A変換器列15の出力が
(表5)に示すような±2%のバラツキを持つ場合の出
力信号スペクトラム
が、デコーダ14のポインタ30の動作を量子化器12
の出力によらず0〜2の信号を順に繰り返し出力するも
のとした場合の出力信号スペクトラム
図
図11のA/D変換装置の出力信号スペクトラム
D/A変換器110の出力が2%の誤差を持つ場合の図
11のA/D変換装置の出力信号スペクトラム
Claims (5)
- 【請求項1】 2つのアナログ信号を入力とし両者の差
を出力する減算器と、 前記減算器のアナログ出力を積分する積分器と、 前記積分器の出力をディジタル信号に変換する量子化器
と、 前記量子化器のディジタル出力を該信号の値に対応した
1ビット信号列に変換するデコーダと、 前記デコーダの出力をそれぞれアナログ信号に変換する
1ビットD/A変換器列と、 前記1ビットD/A変換器列の出力を総合して前記減算
器の減算端子へ出力するアナログ加算器とを備え、 アナログ入力を前記減算器の加算端子へ入力し、ディジ
タル出力を前記量子化器より出力し、 前記デコーダの出力を、前記量子化器の出力の値に応じ
た数の1ビット信号が巡回するような出力としたA/D
変換装置。 - 【請求項2】 2つのアナログ信号を入力とし両者の差
を出力する第1の減算器と、 前記第1の減算器のアナログ出力を積分する第1の積分
器と、 前記第1の積分器のアナログ出力を加算端子への入力と
する第2の減算器と、 前記第2の減算器のアナログ出力を積分する第2の積分
器と、 前記第2の積分器の出力をディジタル信号に変換する量
子化器と、 前記量子化器のディジタル出力を該信号の値に対応した
1ビット信号列に変換するデコーダと、 前記デコーダの出力をそれぞれアナログ信号に変換する
1ビットD/A変換器列と、 前記1ビットD/A変換器列の出力を総合して前記第1
および第2の減算器の減算端子へ出力するアナログ加算
器とを備え、 アナログ入力を前記第1の減算器の加算端子へ入力し、
ディジタル出力を前記量子化器より出力し、 前記デコーダの出力を、前記量子化器の出力の値に応じ
た数の1ビット信号が巡回するような出力としたA/D
変換装置。 - 【請求項3】 デコーダの出力を、量子化器から出力さ
れるp通り(pは整数)の値を持つ信号に対応して少な
くとも(p−1)個の1ビット信号列を出力するように
し、該1ビット信号列の割り当て開始位置が1サンプル
データ前の該1ビット信号列の最終割り当て位置の次の
位置になるように巡回して割り当てられるようにした請
求項1または2記載のA/D変換装置。 - 【請求項4】 デコーダの出力を、量子化器から出力さ
れるp通り(pは整数)の値を持つ信号に対応して少な
くとも(p−1)個の1ビット信号列を出力するように
し、該1ビット信号列の割り当て開始位置が1サンプル
データごとに所定数だけ巡回するようにした請求項1ま
たは2記載のA/D変換装置。 - 【請求項5】 デコーダの出力を、量子化器から出力さ
れるp通り(pは整数)の値を持つ信号に対応して少な
くとも2(p−1)個の1ビット信号列を出力するよう
にし、該1ビット信号の割り当てが巡回し、かつ該1ビ
ット信号列の信号は何れも2サンプルデータ連続して割
り当てられることがないようにした請求項1または2記
載のA/D変換装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP03305193A JP3151992B2 (ja) | 1993-02-23 | 1993-02-23 | A/d変換装置 |
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JP (1) | JP3151992B2 (ja) |
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1993
- 1993-02-23 JP JP03305193A patent/JP3151992B2/ja not_active Expired - Lifetime
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JPH06252768A (ja) | 1994-09-09 |
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