JPH05175211A - Manufacture of semiconductor device - Google Patents
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- JPH05175211A JPH05175211A JP34546391A JP34546391A JPH05175211A JP H05175211 A JPH05175211 A JP H05175211A JP 34546391 A JP34546391 A JP 34546391A JP 34546391 A JP34546391 A JP 34546391A JP H05175211 A JPH05175211 A JP H05175211A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、より
詳しくはバイポーラトランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a bipolar transistor.
【０００２】[0002]
【従来の技術】近年、高速バイポーラトランジスタは、
コンピュータ等に用いられる高速演算用のプロセッサや
メモリ等のディジタル回路用素子としては勿論、オペア
ンプ及びコンパレータ用のアナログ回路用素子、更には
ディジタル／アナログ混載のＤＡ／ＡＤコンバータとし
ても広く用いられており、高速、高集積、低消費電力の
素子が要求されている。特に集積度を上げるために素子
を微細化すると、ベース引出し電極のアスぺクト比が高
くなり、素子のベース抵抗が増加してしまい、高速化の
障害となる。そのため、このベース抵抗を低減する種々
の工夫がなされている。2. Description of the Related Art In recent years, high-speed bipolar transistors have
It is widely used not only as an element for a digital circuit such as a processor or a memory for high-speed operation used in a computer etc., but also as an element for an analog circuit for an operational amplifier and a comparator, and also as a digital / analog mixed DA / AD converter. High-speed, high-integration, low-power-consumption devices are required. In particular, if the element is miniaturized in order to increase the degree of integration, the aspect ratio of the base extraction electrode is increased and the base resistance of the element is increased, which is an obstacle to speeding up. Therefore, various measures have been taken to reduce the base resistance.
【０００３】その一つの方法としては、ベース引出し用
多結晶シリコン上に高融点金属や高融点金属のシリサイ
ドを積層する方法が提案されているが、多結晶シリコン
との密着性やコンタクト抵抗などの点で問題となってい
る。As one of the methods, there has been proposed a method of laminating a refractory metal or a silicide of a refractory metal on polycrystalline silicon for extracting a base. It is a problem in terms.
【０００４】図３はかかる従来のバイポーラトランジス
タの製造プロセスを説明するための工程別素子断面図で
ある。FIG. 3 is a cross-sectional view of elements for each step for explaining the manufacturing process of such a conventional bipolar transistor.
【０００５】まず、図３（ａ）に示すように、ｐ型基板
２０１上にｎ+ コレクタ埋込み層２０２とｎ- コレクタ
エピタキシャル層２０３とを順に形成し、このコレクタ
エピタキシャル層２０３へ素子分離領域２０４を形成す
る。その状態でホウ素がドープされた多結晶シリコン膜
２０５、シリサイド（例えばモリブデンシリサイド）膜
２０６を順次堆積する。（工程ＳＴ２１） 次に、図３（ｂ）に示すように、ｎ- コレクタエピタキ
シャル層２０３の露出している領域及びその周辺部を残
して、シリサイド膜２０６とｐ+ 型多結晶シリコン膜２
０５をパターニングし、全面にシリコン酸化膜２０９を
堆積し、エミッタ・ベース形成予定領域のシリコン酸化
膜２０９、シリサイド膜２０８、ｐ+ 型多結晶シリコン
膜２０７に開口部２１０を形成し、この開口部２１０内
においてｎ- コレクタエピタキシャル層２０３を露出さ
せる。（工程ＳＴ２２） 次いで、図３（ｃ）に示すように、熱処理を行い、ｐ+
型外部ベース拡散層２１１を形成した後、ホウ素をイオ
ン注入してｐ型内部ベース層２１２を形成する。その
後、シリコン酸化膜を堆積し、異方性エッチングにを行
うことにより、開口部２１０の側面にシリコン酸化膜側
壁２１３を形成し、砒素がドープされた多結晶シリコン
膜２１４を堆積し、熱処理を行うことによりｎ+ エミッ
タ拡散層２１５を形成し、この多結晶シリコン２１４を
パターニングする。（工程ＳＴ２３） 最後に、図３（ｄ）に示すように、ベースコンタクト孔
２１６を開孔し、エミッタ多結晶シリコン膜２１４及び
ベース多結晶シリコン膜２０９上のシリサイドに金属電
極２１７，２１８を被着してパターニングする。（工程
ＳＴ２４） これにより、多結晶シリコン膜からなるベース引出し電
極上に金属シリサイドが被着されたバイポーラトランジ
スタを得ることができる。First, as shown in FIG. 3A, an n + collector buried layer 202 and an n − collector epitaxial layer 203 are sequentially formed on a p-type substrate 201, and an element isolation region 204 is formed in the collector epitaxial layer 203. To form. In this state, a polycrystalline silicon film 205 doped with boron and a silicide (for example, molybdenum silicide) film 206 are sequentially deposited. (Step ST21) Next, as shown in FIG. 3B, the silicide film 206 and the p + -type polycrystalline silicon film 2 are left while leaving the exposed region of the n − collector epitaxial layer 203 and its peripheral portion.
05 is patterned, a silicon oxide film 209 is deposited on the entire surface, an opening 210 is formed in the silicon oxide film 209, the silicide film 208, and the p + -type polycrystalline silicon film 207 in the emitter / base formation planned region. In 210, the n − collector epitaxial layer 203 is exposed. (Step ST22) Next, as shown in FIG. 3C, heat treatment is performed to obtain p +
After forming the mold external base diffusion layer 211, boron is ion-implanted to form the p-type internal base layer 212. After that, a silicon oxide film is deposited and anisotropic etching is performed to form a silicon oxide film sidewall 213 on the side surface of the opening 210, and an arsenic-doped polycrystalline silicon film 214 is deposited, followed by heat treatment. By doing so, an n + emitter diffusion layer 215 is formed, and this polycrystalline silicon 214 is patterned. (Step ST23) Lastly, as shown in FIG. 3D, the base contact hole 216 is opened, and the metal electrodes 217 and 218 are coated on the silicide on the emitter polycrystalline silicon film 214 and the base polycrystalline silicon film 209. Wear and pattern. (Step ST24) This makes it possible to obtain a bipolar transistor in which metal silicide is deposited on the base extraction electrode made of a polycrystalline silicon film.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上述の
ような従来の製造方法を用いた場合、エミッタ拡散より
前にベース多結晶シリコン上へのシリサイド被着を行う
ため、エミッタ拡散の熱工程に対して耐性のある金属も
しくはシリサイドしかはりつけることができなくなり、
ベース多結晶シリコンに対してコンタクト抵抗の低く密
着性の高い材料を任意に選べなくなるといった問題点が
ある。However, when the conventional manufacturing method as described above is used, since the silicide is deposited on the base polycrystalline silicon prior to the emitter diffusion, the thermal process for the emitter diffusion is not performed. Only metal or silicide that is resistant to
There is a problem that it is not possible to arbitrarily select a material having a low contact resistance and a high adhesion to the base polycrystalline silicon.
【０００７】また、ベース多結晶シリコン上にはりつけ
る金属やシリサイドが高温のエミッタ拡散工程に対して
耐性があったとしても、高温の熱工程による不純物の再
分布によりベース多結晶シリコンとシリサイドの界面の
不純物濃度が低下してコンタクト抵抗を増大させること
もある。Further, even if the metal or the silicide deposited on the base polycrystalline silicon has resistance to the high temperature emitter diffusion process, the redistribution of impurities due to the high temperature thermal process causes the interface between the base polycrystalline silicon and the silicide to be re-distributed. The impurity concentration may decrease to increase the contact resistance.
【０００８】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、ベー
ス多結晶シリコン膜全面に対して密着性が高くコンタク
ト抵抗の低いシリサイドを被着することができる半導体
装置の製造方法を提供することにある。The present invention has been made in view of the above problems of the prior art. An object of the present invention is to deposit a silicide having a high adhesion and a low contact resistance on the entire surface of the base polycrystalline silicon film. Another object of the present invention is to provide a method of manufacturing a semiconductor device that can be manufactured.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型のエピタキシャルシリコン層上に
第２導電型の多結晶シリコン膜を被着する工程と、多結
晶シリコン膜上に第１の絶縁膜を被着する工程と、上記
第１の絶縁膜、多結晶シリコン膜のエミッタ電極形成予
定領域に開孔を形成し、その開口部内に前記エピタキシ
ャルシリコン層を露出させる工程と、熱処理により第２
導電型の多結晶シリコン膜に接する上記エピタキシャル
シリコン層に外部ベース層を形成する工程と、イオン注
入により上記開口部内に第２導電型のベース層を形成す
る工程と、上記開口部の側壁に第２の絶縁膜を形成する
工程と、上記開口部の側壁内の上記ベース層中にエミッ
タ層を形成する工程と、上記開口部の内側にのみ第１導
電型の半導体膜を形成する工程と、上記第１の絶縁膜を
除去する工程と、サリサイド工程により前記多結晶シリ
コン膜及び半導体膜上にシリサイド膜を形成する工程と
を含むことを特徴とする。A method of manufacturing a semiconductor device according to the present invention comprises a step of depositing a second conductivity type polycrystalline silicon film on a first conductivity type epitaxial silicon layer, and a step of depositing the second conductivity type polycrystalline silicon film on the polycrystalline silicon film. A step of depositing a first insulating film on the first insulating film, and a step of forming an opening in a region of the first insulating film and the polycrystalline silicon film where an emitter electrode is to be formed and exposing the epitaxial silicon layer in the opening. , Second by heat treatment
Forming an external base layer on the epitaxial silicon layer in contact with the conductive type polycrystalline silicon film; forming a second conductive type base layer in the opening by ion implantation; and forming a second conductive type base layer on the sidewall of the opening. A step of forming an insulating film of No. 2, a step of forming an emitter layer in the base layer in the side wall of the opening, and a step of forming a semiconductor film of the first conductivity type only inside the opening. The method is characterized by including a step of removing the first insulating film and a step of forming a silicide film on the polycrystalline silicon film and the semiconductor film by a salicide process.
【００１０】[0010]
【作用】本発明によれば、エミッタ拡散を行った後でサ
リサイド工程を用いることによりベース多結晶シリコン
膜全面にシリサイドを形成するようになっている。According to the present invention, the silicide is formed on the entire surface of the base polycrystalline silicon film by using the salicide process after the emitter diffusion.
【００１１】このため、エミッタ拡散の熱工程によるシ
リサイドのはがれや、ベース多結晶シリコンとシリサイ
ドとの界面の不純物濃度が不純物の再分布によるコンタ
クト抵抗の上昇なしに、シリサイドをベース多結晶シリ
コン膜上全面に形成することが可能になる。Therefore, the silicide is removed on the base polycrystalline silicon film without peeling of the silicide due to the thermal process of the emitter diffusion and the increase of the contact resistance due to the redistribution of impurities in the impurity concentration at the interface between the base polycrystalline silicon and the silicide. It can be formed on the entire surface.
【００１２】これにより、プロセス安定度が高くベース
抵抗の低いバイポーラトランジスタを形成できるように
なり、トランジスタの高速化、高集積化が容易になる。As a result, it becomes possible to form a bipolar transistor having a high process stability and a low base resistance, which facilitates high speed and high integration of the transistor.
【００１３】[0013]
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】図１及び図２は本発明の一実施例に係るバ
イポーラトランジスタの製造プロセスを説明するための
工程別素子断面図である。1 and 2 are cross-sectional views of elements for each step for explaining a manufacturing process of a bipolar transistor according to an embodiment of the present invention.
【００１５】まず、図１（ａ）において、１０１はｐ型
シリコン基板であり、この基板１０１上にｎ+ コレクタ
埋込み層２、ｎ- コレクタエピタキシャル層１０３を順
次形成する。その後、エピタキシャル層１０３に素子分
離絶縁領域１０４を形成した後、ホウ素をドープしたｐ
+ 型多結晶シリコン膜１０５を堆積してパターニング
し、全面にシリコン酸化膜１０６を被着する。（工程Ｓ
Ｔ１１） 次に、図１（ｂ）において、エミッタ・ベース形成領域
のシリコン酸化膜１０６、ｐ+ 型多結晶シリコン１０５
をパターニングし、その後、熱処理を行うことによりｐ
+ 型外部ベース拡散層１０８を形成する。そして、ホウ
素のイオン注入によりｐ型内部ベース層１０９を形成
し、エミッタ・ベース形成領域開口部１０７の側面にシ
リコン窒化膜側壁１１０を形成する。（工程ＳＴ１２） 次いで、砒素ドープの多結晶シリコンの選択成長工程、
もしくは全面への砒素ドープ多結晶シリコンの成長後、
エッチバックを行う工程等の工程により、シリコン窒化
膜側壁１１０の高さ以下のｎ+ 型多結晶シリコン１１１
を堆積し、エミッタ拡散を行うことにより、図１（ｃ）
に示すように、ｎ+ 型エミッタ拡散層１１２を形成す
る。そして、シリコン酸化膜１０６を弗酸系のエッチン
グ液で選択的に除去する。（工程ＳＴ１３） その後、サリサイド工程に入る。First, in FIG. 1A, 101 is a p-type silicon substrate, and an n + collector buried layer 2 and an n − collector epitaxial layer 103 are sequentially formed on this substrate 101. After that, after forming the element isolation insulating region 104 in the epitaxial layer 103, boron-doped p
A + type polycrystalline silicon film 105 is deposited and patterned, and a silicon oxide film 106 is deposited on the entire surface. (Process S
T11) Next, in FIG. 1B, the silicon oxide film 106 in the emitter / base formation region and the p + -type polycrystalline silicon 105 are formed.
Patterning and then heat treatment to obtain p
A + type external base diffusion layer 108 is formed. Then, the p-type internal base layer 109 is formed by ion implantation of boron, and the silicon nitride film side wall 110 is formed on the side surface of the emitter / base formation region opening 107. (Step ST12) Next, a selective growth step of arsenic-doped polycrystalline silicon,
Or after the growth of arsenic-doped polycrystalline silicon on the entire surface,
The n + -type polycrystalline silicon 111 having a height equal to or lower than the height of the side wall 110 of the silicon nitride film 111 is formed by a process such as a process of etching back.
By depositing and performing emitter diffusion, as shown in FIG.
As shown in, the n + type emitter diffusion layer 112 is formed. Then, the silicon oxide film 106 is selectively removed with a hydrofluoric acid-based etching solution. (Process ST13) After that, the salicide process is started.
【００１６】すなわち、まず、図２（ａ）に示すよう
に、全面に、Ｔｉ、Ｐｔ、Ｎｉ等の金属膜１１３を堆積
させる。（工程ＳＴ１４） 次いで、熱処理を行うことにより、多結晶シリコン膜１
０５，１１１と金属膜１１３とを反応させる。これによ
り、図２（ｂ）に示すように、多結晶シリコン膜１０
５，１１１上の全面を覆うようにシリサイド膜１１４，
１１５が形成され、多結晶シリコン膜１０５，１１１と
シリサイド膜１１４，１１５との２層構造が自己整合的
に得られる。なお、このときの熱処理温度はエミッタ拡
散に比して低温であり、高温の熱工程による不純物の再
分布によりベース多結晶シリコン膜１０５とシリサイド
膜１１４との界面の不純物濃度が低下してコンタクト抵
抗を増大させるという心配はない。また、１１９は未反
応金属膜である。That is, first, as shown in FIG. 2A, a metal film 113 of Ti, Pt, Ni or the like is deposited on the entire surface. (Step ST14) Next, by performing heat treatment, the polycrystalline silicon film 1
05 and 111 react with the metal film 113. As a result, as shown in FIG. 2B, the polycrystalline silicon film 10
5, 111 to cover the entire surface of the silicide film 114,
115 is formed, and the two-layer structure of the polycrystalline silicon films 105 and 111 and the silicide films 114 and 115 is obtained in a self-aligned manner. The heat treatment temperature at this time is lower than that of the emitter diffusion, and the impurity concentration at the interface between the base polycrystalline silicon film 105 and the silicide film 114 decreases due to the redistribution of impurities due to the high temperature heat process, and the contact resistance is reduced. There is no need to worry about increasing. 119 is an unreacted metal film.
【００１７】そして、図２（ｃ）に示すように、この未
反応金属膜１１９を取除く。（工程ＳＴ１６）以降は通
常の工程となり、例えば、シリサイド膜１１４，１１５
上に絶縁保護膜を形成し、コンタクト孔を開孔し、電極
を形成することとなる。Then, as shown in FIG. 2C, the unreacted metal film 119 is removed. (Step ST16) and subsequent steps are normal steps. For example, the silicide films 114 and 115
An insulating protective film is formed thereon, contact holes are opened, and electrodes are formed.
【００１８】以上述べたように、エミッタ拡散（工程Ｓ
Ｔ１３）を行った後でサリサイド工程（工程ＳＴ１４〜
１６）を用いることにより多結晶シリコン膜１０５，１
１１上の全面にシリサイド膜１１４，１１５を形成する
ようになっているため、エミッタ拡散の熱工程による弊
害は回避することができることとなる。As described above, the emitter diffusion (step S
After performing T13, a salicide process (process ST14-
16), the polycrystalline silicon film 105, 1
Since the silicide films 114 and 115 are formed on the entire surface of 11, it is possible to avoid the adverse effects of the thermal process of the emitter diffusion.
【００１９】[0019]
【発明の効果】以上説明したように本発明によれば、エ
ミッタ拡散を行った後でサリサイド工程を用いることに
よりベース多結晶シリコン膜全面にシリサイドを形成す
るようになっているため、エミッタ拡散の熱工程による
シリサイドのはがれや、ベース多結晶シリコンとシリサ
イドとの界面の不純物濃度が不純物の再分布によるコン
タクト抵抗の上昇なしに、シリサイドをベース多結晶シ
リコン膜上に形成することが可能になる。これにより、
プロセス安定度が高くベース抵抗の低いバイポーラトラ
ンジスタを形成できるようになり、トランジスタの高速
化が容易になる。As described above, according to the present invention, since the salicide process is used after the emitter diffusion, the silicide is formed on the entire surface of the base polycrystalline silicon film. The silicide can be formed on the base polycrystalline silicon film without peeling of the silicide due to the thermal process or increase in contact resistance due to redistribution of impurities in the impurity concentration at the interface between the base polycrystalline silicon and the silicide. This allows
It becomes possible to form a bipolar transistor having a high process stability and a low base resistance, which facilitates speeding up of the transistor.
【図１】本発明の一実施例に係るバイポーラトランジス
タの製造プロセスにおけるサリサイド工程前までを図解
する工程別素子断面図。FIG. 1 is an element cross-sectional view for each step illustrating up to a salicide step in a manufacturing process of a bipolar transistor according to an embodiment of the present invention.
【図２】同プロセスにおけるサリサイド工程を図解する
工程別素子断面図。FIG. 2 is a sectional view of an element by step illustrating a salicide step in the same process.
【図３】従来のバイポーラトランジスタの製造プロセス
を図解する工程別素子断面図。FIG. 3 is an element cross-sectional view for each step illustrating a manufacturing process of a conventional bipolar transistor.
１０１ ｐ型シリコン基板 １０２ ｎ型埋込み層 １０３ ｎ型コレクタエピタキシャル層 １０５ ｐ型多結晶シリコン膜（サリサイド工程前） １０６ 第１の絶縁膜としてのシリコン酸化膜 １０７ エミッタ・ベース形成領域開口部 １０８ ｐ+ 型外部ベース拡散層 １０９ ｐ型内部ベース層 １１０ 第２の絶縁膜としてのシリコン窒化膜側壁 １１１ ｐ+ 型多結晶シリコン膜（サリサイド工程後） １１２ ｎ+ 型エミッタ拡散層 １１３ 金属膜 １１４，１１５ シリサイド膜 ＳＴ１４〜１６ サリサイド工程101 p-type silicon substrate 102 n-type buried layer 103 n-type collector epitaxial layer 105 p-type polycrystalline silicon film (before salicide process) 106 silicon oxide film as a first insulating film 107 emitter / base formation region opening 108 p + Type external base diffusion layer 109 p type internal base layer 110 silicon nitride film side wall as second insulating film 111 p + type polycrystalline silicon film (after salicide process) 112 n + type emitter diffusion layer 113 metal film 114, 115 silicide Membrane ST14-16 Salicide process
───────────────────────────────────────────────────── フロントページの続き (72)発明者 勝 又 康 弘 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Yasuhiro Katsumata 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Toshiba Research Institute
Claims (1)
コン層上に第２導電型の第１の多結晶シリコン膜を被着
する工程と、 前記多結晶シリコン膜上に第１の絶縁膜を被着する工程
と、 前記第１の絶縁膜、多結晶シリコン膜のエミッタ電極形
成予定領域に開孔を形成し、その開口部内に前記エピタ
キシャルシリコン層を露出させる工程と、 熱処理により第２導電型の多結晶シリコン膜に接する前
記エピタキシャルシリコン層に外部ベース層を形成する
工程と、 イオン注入により前部開口部内に前記第２導電型のベー
ス層を形成する工程と、 前記開口部の側壁に第２の絶縁膜を形成する工程と、 前記開口部の側壁内の前記ベース層中にエミッタ層を形
成する工程と、 前記開口部の内側にのみ前記第１導電型の半導体膜を形
成する工程と、 前記第１の絶縁膜を除去する工程と、 サリサイド工程により前記多結晶シリコン膜及び半導体
膜上にシリサイド膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法。1. A step of depositing a first polycrystalline silicon film of a second conductive type on a collector epitaxial silicon layer of a first conductive type, and a first insulating film deposited on the polycrystalline silicon film. And a step of forming an opening in a region where the emitter electrode is to be formed in the first insulating film or the polycrystalline silicon film and exposing the epitaxial silicon layer in the opening. A step of forming an external base layer on the epitaxial silicon layer in contact with the crystalline silicon film; a step of forming the second conductivity type base layer in the front opening by ion implantation; and a step of forming a second base on the side wall of the opening. A step of forming an insulating film, a step of forming an emitter layer in the base layer in the side wall of the opening, and a step of forming the first conductivity type semiconductor film only inside the opening, Serial removing the first insulating film, a method of manufacturing a semiconductor device which comprises a step of forming a silicide film on the polycrystalline silicon film and the semiconductor film by a salicide process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34546391A JPH05175211A (en) | 1991-12-26 | 1991-12-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34546391A JPH05175211A (en) | 1991-12-26 | 1991-12-26 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175211A true JPH05175211A (en) | 1993-07-13 |
Family
ID=18376770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34546391A Pending JPH05175211A (en) | 1991-12-26 | 1991-12-26 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175211A (en) |
-
1991
- 1991-12-26 JP JP34546391A patent/JPH05175211A/en active Pending
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