JP2801093B2 - データのサンプリング装置及びデジタルデータ伝送システム - Google Patents
データのサンプリング装置及びデジタルデータ伝送システムInfo
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Description
装置とその結果得られたデータを伝送するデジタル伝送
システムとに係わる。
いて周期Rで反復するデータをサンプリングし、クロッ
ク信号をそのデータ信号のエッジに対して調整する回路
を含む総てのデータサンプリング装置に適用される。本
発明は、あらゆる直列データデジタル伝送システムに適
用し得る。同期システムでは、クロック信号が直列デー
タ信号と別に伝送される。タイミングが自動的に行われ
るシステムでは、クロック信号が直列データ信号に合体
され、次いで受信時に取り出される。これら2種類のシ
ステムでは、クロック情報がデータのサンプリング後で
バイトのフレームを形成すべく同期情報とも協働する。
本発明はより特定的には、例えば1Gbps(1ギガビ
ット/秒)以上の高速直列伝送システムに適用すると有
利である。本発明を最も有効に利用するシステムは特
に、ネットワークのタイミングが自動的行われる伝送シ
ステム、例えばローカルネットワーク又はデジタルテレ
ビジョンネットワーク、特にビデオ分野のものである。
具体的な用途例としては、情報システムのプロセッサネ
ットワークが挙げられる。この用途の目的は、プロセッ
サをメモリ、別のプロセッサ又は外部もしくは内部周辺
装置に接続することにある。
で反復するデータのサンプリング装置は色々知られてい
る。この種の装置では、クロック信号が各周期Rにおい
てデータ信号の安定ゾーンに対応するように直列データ
信号のエッジに対して調整される。このような調整は、
サンプリングされた各データの論理値の決定を最適化す
る。クロック信号は通常、データ信号のエッジからR/
2経過した時点に合わせて調整される。このような調整
には2つの大きな問題がある。第1の問題は時間R/2
の実現である。これまではこの時間を固定遅延によって
予め決定するのが普通であった。このようにすると、サ
ンプリング装置を周期R又はこれに極めて近い周期で反
復するデータにしか使用できないことになる。これと異
なる周期のサンプリングには異なる調整回路を使用する
か又は前記調整回路を手動で調節しなければならない。
この第1の問題は、伝送速度の高いデータのサンプリン
グの場合には解決不可能になる。この場合は周期Rが極
めて短く、半周期が1つの構成要素におけるクロック信
号の通過時間より大きくなる。種々の半導体チップの構
成要素の特性の間には大きな偏差があるため、このよう
なわずかな遅延を十分に制御することは現在の技術では
不可能である。第2の問題は、データ信号中にエッジが
存在しないこともあるため、存在しないエッジを複雑で
特定の機能にしか使用できない装置により復元しなけれ
ばならないことにある。この問題は、公知のシステムに
関する以下の説明で明らかにされよう。
には、集積回路で構成され且つFDDI(Fiber
Distributed Data Interfac
e)を介する高速標準化伝送に適合するように設計され
たものがある。送信器では、約25MHzのクロック信
号がデータの各バイトを2つの4ビットグループに分割
する動作を制御する。データの各4ビットグループはオ
ーバーコーディング(surcodage)によって、
連続したゼロを既知のコードRLLnに従う所定数n、
即ちコードRLL3の場合には3より多く含まない5ビ
ットグループに変換される。伝送信号はオーバーコード
された総てのグループを直列に配置することによって作
成される。従ってこのオーバーコーディングは、クロッ
ク情報をデータ直列伝送信号に合体させる方法の1つと
いえる。また、元のグループとコードされたグループと
が一対一で対応するため、多くのコードされたグループ
が対応しないまま残り、このようなグループの1つが同
期情報として選択される。この同期情報も直列伝送信号
に組込まれる。クロック信号の周波数を倍加すると伝送
周波数が得られる。この倍加を40倍にすれば、伝送速
度は1Gbpsに達し得る。伝送信号はNRIZ(no
n−return−to−zero−inverte
d)モードでコードされる。このモードでは各論理値
「1」がコードされた信号のレベル変化エッジとして現
れ、論理値「0」がコードされた信号のレベルを維持す
る。この信号は伝送リンクを介して受信器に伝送され
る。受信器では、受信された伝送信号に含まれているク
ロック情報がまず回収される。この回収は、コードされ
た各グループを表すデジタル信号の選択的フーリエスペ
クトル解析によって実施される。復元したクロック信号
の周波数は伝送信号の周波数を復元して受信されたグル
ープを復号すべく倍増される。実際には、伝送信号中に
データのエッジが存在するとは限らないため、回収回路
は共振器を含む。エッジが存在しない場合には、基準見
掛けエッジを形成すべく回収回路が共振器の領域に入る
信号の高調波に合わせてセットされる。同期情報は受信
された伝送信号から取り出される。この情報は受信器の
出力信号のバイトのフレームを形成するために一度だけ
使用される。このデータサンプリング装置はクロック信
号を伝送信号の実際の又は見掛けのエッジに対して調整
する回路を使用する。この調整は共振器の半周器R/2
に等しい固定遅延によって行われる。これは、共振器の
限定された領域内でしか実施できない。この調整はま
た、伝送速度が大きい場合には極めて困難になり、信頼
性も殆どない。
つかの大きな欠点を有する。例えば、伝送される信号の
スペクトル解析を実施するのに必要なオーバーコーディ
ングはデータの伝送速度の損失につながる。半バイトを
5ビットグループにオーバーコードするコードRLL3
では、スペクトル解析にとって最も好ましい事態が論理
値「1」しか含まないグループに対応する。従って、伝
送信号はグループの各ビット毎に1つのエッジを有し、
且つ伝送ビットの反復周期Rの2倍に相当する基本成分
を有する。受信された伝送信号の選択的フーリエスペク
トル解析によって検出されたクロック成分は周波数1/
Rでフィルタリングによって抽出される。最も好ましく
ないのは、連続して3つ分の周期Rのあいだエッジが存
在しないという状態である。その場合は、基本成分の周
波数が1/3Rであり、第2のオーダの周波数が2/3
Rであり、第3のオーダの成分が前述の場合の基本成分
1/Rに対応する。しかしながら、オーダ3の高調波は
基本成分より明らかに小さい振幅を有する。そのため、
オーバーコーディングRLLnはnの値が小さい場合に
限られる。例えば、フィルタリングにかけるべきオーダ
9の成分は極めて小さく、周波数8/9R及び10/8
Rの隣接成分に極めて近くなる。これら3つの成分の小
さい振幅及び幅に起因して、特にこれらの成分の電気的
特性の偏差に起因して、このようなフィルタリングは実
際には実施できない。結論すれば、実際に必要とされる
オーバーコーディングは条件が極めて厳しく、データの
伝送速度を制限する。
報を伝送信号中に挿入することにある。この情報は、デ
ータの半バイトのオーバーコーディングの形態で伝送信
号中に導入されたクロック情報に加えられる。また、こ
の情報はデータには対応せず且つ一回しか使用されない
コードされたグループからなる。このグループの使用に
際して同期が悪条件で行われると受信時にデータが復元
されない。
設計上及び製造上の問題を解決し、先行技術の伝送シス
テムの欠点を解消する。
各周期R毎に予め決定した位置に合わせて自動的な調整
が行われようにすることにある。本発明の別の目的は、
種々の集積回路の間の技術的偏差及びデータ伝送速度に
係わりなく、データのサンプリングに関して信頼性のあ
る自動調整を実現することにある。
Rで反復するデータのサンプリングを行うのに適してお
り、クロック信号をデータ信号のエッジに合わせて位相
調整する回路を備えた本発明のデータサンプリング装置
は、nを正の整数又はゼロ、αを1より小さい正の数と
して、位相調整回路がクロック信号とデータ信号のエッ
ジとの間の遅延を値(n+α)Rに合わせることを特徴
とする。
として、周期NRで反復する同期エッジが有利である。
反復するデータの信号とクロック情報とを送信する送信
器、並びにクロック情報から得られるクロック信号をデ
ータ信号のエッジに対して調整する位相調整回路を備え
たサンプリング装置を含む受信器を有し、前記位相回路
が、nを正の整数又はゼロ、αを1より小さい整数とし
て、クロック信号とデータ信号のエッジとの間の遅延を
値(n+α)Rに合わせることを特徴とする。
クロック情報は、Nを1以上の整数として周期NRで反
復する同期エッジからなるのが有利である。このエッジ
はクロック情報と同期情報とを同時に構成し得る。
以下の非限定的実施例の説明でより明らかにされよう。
デジタル伝送システム10の電気回路の概要を示してい
る。システム10は伝送線11と、送信器12と、受信
器13とを含んでいる。送信器12は、入力信号Din
の並列データを受け取る入力端子12a、クロック信号
CLを受け取るクロック入力端子12b、リセット信号
RSを受け取る入力端子12c、及び線11に接続され
た出力端子12dと、入力信号Dinを受け取り且つク
ロック信号CLの制御下で並列データ信号DSを供給す
る入力バッファ14と、クロック信号CL、並列データ
信号DS及びリセット信号RSを受け取り直列伝送信号
TSを送出する並直列変換エンコーダ15と、伝送信号
TSを送信器12の出力端子12dに送る出力増幅器1
6とを含む。受信器13は、伝送信号TSを受け取るべ
く線11に接続された入力端子13a及び出力信号Do
utの並列データを供給する出力端子13bと、入力端
子13aに接続されており線11から受け取った伝送信
号TSを整形する入力増幅器17と、補助クロック信号
CLO−CL9を復元すべく増幅器17から伝送信号T
Sを受け取るクロック回収器18と、伝送信号TS及び
補助クロック信号CLO−CL9を受け取り復元した並
列データの信号RDを発生させる直並列変換デコーダ1
9と、復元した並列データの信号RD及び補助クロック
信号CLO−CL9の一部を受け取りデータ出力信号D
outを受信器13の出力端子13bに送る出力バッフ
ァ20とを含む。
1バイトのデータビットとパリティビットとからなる。
入力信号のこの9ビットグループは入力データの1ワー
ドを構成する。入力バッファ14は一般的な素子であ
り、例えば入力信号Dinのワードの9つの並列ビット
をそれぞれ受容しクロック信号CLによって制御される
9つのエッジレジスタからなる。増幅器16及び17も
一般的なものを使用し得る。
15の電気回路を簡単に示している。並直列変換エンコ
ーダ15は図2Aではクロック信号CLを受け取る入力
15aを有し、図2Bではリセット信号RSを受け取る
入力15bと、データ入力信号DSを受け取る入力15
cと、伝送信号TSを送出する出力15dとを備えてい
る。この並直列変換エンコーダは、該並直列変換エンコ
ーダ15の入力15aに接続されている図2Aに示した
補助クロック信号発生器21と、図2Bに示したバッフ
ァブロック22、同期発生器23及び並直列変換エンコ
ーダブロック24とで構成されている。
は、本出願人の1990年2月6日付仏国特許出願第9
0 01366号に記載のような位相同期(以下、フェ
ーズロックと称する)回路を構成する。この発生器21
は、入力端子15aと、入力端子15aに接続された第
1の入力端子25a、第2の入力端子25b及び2つの
出力端子25c、25dを有する位相比較器25と、位
相比較器25の出力端子25c、25dにそれぞれ接続
された2つの入力端子26a、26b及び出力端子26
cを有するアップ/ダウンカウンタ26と、位相比較器
25の2つの入力端子25a及び25bの間に直列に接
続された10個の遅延素子270〜279からなり各遅
延素子がアップ/ダウンカウンタ26の出力端子26c
に接続された制御端子を1つずつ有する位相遅延回路2
7と、遅延素子270〜279のそれぞれの出力端子に
接続されたクロックバスを構成する出力28とを含む。
2つのレジスタ29及び30で構成されている。レジス
タ29はデータ入力が入力端子25aに接続されてお
り、クロック入力が入力端子25bに接続されており、
出力が出力端子25cに接続されている。同様にして、
レジスタ30aはデータ入力が入力端子25bに接続さ
れており、クロック入力が入力端子25aに接続されて
おり、出力が出力端子25dに接続されている。
〜279の10個の入力信号CLO〜CL9の時間軸t
に対する波形を示している。信号CLO〜CL9はクロ
ックバス28に送られる。信号CL0はクロック信号C
Lに対応する。この図に示したクロック信号CL0は周
期Tの矩形波信号である。最終遅延素子279の出力信
号はフィードバック信号FBを構成し、位相比較器25
のフィードバック端子25bに与えられる。そこで比較
器25はフィードバック信号FBの位相をクロック信号
CL=CL0の位相と比較する。位相比較25の2つの
出力端子25c及び25dはそれぞれインクリメンテー
ション信号INC及びデクリメンテーション信号DEC
を送出する。これに応答して、アップ/ダウンカウンタ
12は10個の遅延素子270〜279のそれぞれの制
御端子に制御信号CTLを送る。各遅延素子は一般に見
られるように、所定数の遅延セルで構成される。制御信
号CTLは或る数値を表し、この数値は遅延時間を変化
させるために各遅延素子に送られる。クロック信号CL
の周期Tの間に生じ得る遅延素子の遅延時間変化の範囲
は、遅延素子の時間変化の最大範囲の1/P(Pは所定
の数)に対応する。換言すれば、或る素子の遅延の最大
変化範囲の2つの極限値の間を移動するにはP個分[P
は所与の整数]の周期Tが必要とされる。
遅延素子270〜279によって逐次遅延される。素子
270〜279によって生じるこの10の逐次遅延は互
いに等しく、原則としてクロック信号CLの周期Tを分
割する。実際にその通りのことが起これば、位相比較器
25に入力され且つレジスタ29及び30に与えられる
信号CL及びFBは同じ位相及び同じ周波数を有する。
従って、レジスタ29及び30から送出される信号DE
C及びINCは同じ論理値を有する。そのためアップ/
ダウンカウンタ26は起動せず、制御信号CTLは変化
しない。10個のクロック信号CL0〜CL9は互いに
正確に同じ値T/10の位相差を有する。実際には、ク
ロック信号CLとフィードバック信号FBとの間の位相
差の裕度マージンmを決定する。このマージンm内の位
相差は信号INC及びDECを変化させず、従って補正
すべき位相差とはみなされない。マージンmは例えば、
レジスタ29及び30の設定時間及び/又は各レジスタ
のデータ入力信号とクロック入力信号との間の相対的遅
延によって決定し得る。マージンmの大きさは比較器2
5によって実行される位相比較の精度を決定する。この
大きさは、クロック信号CLの周期Tが5nsの場合に
は、通常約50psである。
対して進相状態にあれば、デクリメンテーション信号D
ECは論理値0を有し、インクリメンテーション信号は
論理値1を有する。従って、アップ/ダウンカウンタ2
6は制御信号CLが素子270〜279によって発生す
る遅延の時間を同等に増加するようにインクリメントさ
れる。逆に、フィードバック信号FBが入力信号CLよ
り遅れていれば、インクリメンテーション信号INCが
値0を有し、デクリメンテーション信号が値1を有す
る。従って、アップ/ダウンカウンタ26は制御信号C
Lが素子270〜279によって発生する遅延の時間を
同等に減少させるようにデクリメントされる。その結
果、裕度マージンmを超える位相差が総ての遅延素子2
70〜279のレベルで補正され、所望の位相差が得ら
れる。
ズロック回路で使用されるデジタル位相制御は大きな利
点を有する。クロック信号CLが遮断されると、原則に
従ってフィードバック信号FBも遮断される。位相比較
器25のレジスタ29及び30はクロック入力に信号を
受け取らなくなり、従って各々が伝送の最後の状態を保
持する。同様にして、アップ/ダウンカウンタ26はそ
の最終状態を維持し、従って遅延素子270〜279の
状態を維持する。換言すれば、発生器21は伝送の最後
の状態を保持する。その結果、クロック信号CLの周波
数が変化していなければ、入力信号CLの第1のエッジ
の再発生によって正確な出力信号CL0〜CL9が即座
に発生することになる。そうでなければ、所望の出力信
号CL0〜CL9を発生させるべく、クロック信号CL
の第2サイクルが始まると同時に、遅延がアップ/ダウ
ンカウンタ26によって調整される。結論すれば、発生
器21の正確な機能が樹立される時間はゼロであり得、
又は最悪の場合でも各遅延素子の時間変化範囲の両極限
値の間を通過するのに要する前述のP個分のクロック信
号周期Tと同じであり得る。従って、発生器21の始動
又は伝送線の起動が極めて短時間で行われる。
作動周波数帯が広いことにある。周波数帯の広さは、後
述のように、主として各遅延素子270〜279の可変
遅延範囲に依存する。
れるクロック信号CL及びフィードバック信号FBは原
則として同じ周波数を有する。比較器25は図面に示す
ように極めて簡単な構造を有し得る。また、この比較器
は大きい作動周波数帯に適合し得る。要約すれば、補助
クロック発生器21は、通常PLL(Phase Lo
cked Loop)と呼ばれる一般的なフェーズロッ
ク回路の使用に伴う総ての問題を解決する。発生器21
によって得られる更に別の利点は、この発生器が種々の
形態のクロック信号CLに適応するという点にある。こ
の実施例では、クロック信号のサイクル比を任意に決定
し得る。
バッファブロック22が、リセット信号RSを受け取る
入力端子15bと、並列入力信号DSを受け取る入力端
子15cと、図2Aに示した発生器21のクロックバス
28とに接続されている。図4Aは並直列変換エンコー
ダ15の端子15cに与えられるデータ入力信号DSの
1ワードの構造の一例を示している。このワードは8つ
のデータビットD0〜D7と、中間のデータビットD3
及びD4の間に配置された1つのパリティビットPAと
で構成されている。バッファブロック22は立下りエッ
ジに感応する10個のレジスタ31と、各々がデータ入
力、クロック入力及び出力を有する5つのレベルレジス
タ32とで構成されている。これらのレジスタ31及び
32は総て、補助クロック発生器21のクロックバス2
8からクロック入力にクロック信号CL5を受け取る。
10個のレジスタ31はデータ入力に、リセット信号R
S、最初の4つのデータビットD0〜D3、パリティビ
ットPA、入力信号DSの最後の4つのデータビットD
4〜D7をそれぞれ受け取る。パリティビットPA及び
最後の4つのデータビットD4〜D7に係わるレジスタ
31の出力はレベルレジスタ32のそれぞれの信号入力
に送られる。
ート33、34と、8つの2入力ANDゲート35とを
含む。ゲート33、34及び35の第1の入力はリセッ
ト信号RSに係わるレジスタ31の出力に接続されてい
る。発生器23は更に、立下りエッジレジスタ36も含
む。このレジスタは、クロック入力がクロックバス28
からクロック信号CL0を受け取り、データ入力がNA
NDゲート33の出力に接続されており、出力がNAN
Dゲート33の第2の入力に与えられる。
つの2入力排他的ORゲート37を含む。これらのゲー
トは、第1の入力が最初の4つのデータビットD0〜D
3に関する4つのレジスタ31の対応する出力と、5つ
のレジスタ32のそれぞれの出力とに接続されている。
データビットD0〜D7に係わるゲート37の出力はそ
れぞれANDゲート35の第2の入力に接続されてお
り、パリティビットPAに係わるゲート37の出力はN
ANDゲート34の第2の入力に接続されている。並直
列変換エンコーダブロック24は、データ入力がNAN
Dゲート34の出力に接続された立下りエッジパリティ
レジスタ38と、それぞれのデータ入力がANDゲート
35の出力に接続された8つの立下りエッジデータレジ
スタ39とを含む。パリティレジスタ38はクロック信
号CL5によって制御され、8つのデータレジスタ39
はバス28からのクロック信号CL1〜CL9によって
制御される。レジスタ38及び39のそれぞれの出力は
対応する排他的ORゲート37の第2の入力に送られ
る。並直列変換エンコーダブロック24は更に、2入力
排他的ORゲート41を4段含むツリーからなる論理加
算器40も備えている。第1の段の第1のゲート41の
2つの入力は、同期レジスタ36及びデータD3のレジ
スタ39のそれぞれの出力信号を受け取る。第1の段の
第2のゲート41はパリティレジスタ38及びデータD
0のレジスタ39のそれぞれの出力信号を受け取る。第
1の段の残りの6つのゲート41は、第1の入力がデー
タD1、D2、D4、D5、D6及びD7のレジスタ3
9の出力に接続されており、第2の入力が接地されてい
る。同期ビット及びデータビットD0〜D2に係わる第
1の段のゲート41のそれぞれの出力、並びにデータビ
ットD7、D6、D5及びD4に係わる出力はそれぞれ
加算器40の第2の段の4つのゲート41の2つの入力
に与えられる。第2の段の第1及び第3のゲート41の
出力並びに他の2つのゲート41の出力はそれぞれ第3
の段の2つのゲート41に送られ、この第3の段の2つ
のゲートの出力は最終段のゲート41に送られる。最終
段のゲートの出力は、並直列変換エンコーダ15の出力
端子15dに伝送信号TSを送る。
を参照しながら、並直列変換エンコーダ15の機能を説
明する。システム10の初期化の前は、ゲート33、3
4及び35の出力が総て非活動状態にあるように、入力
15bに与えられるリセット信号RSが論理状態0にあ
る。前記ゲートの出力は、リセット信号RSを論理レベ
ル1にすることによって初期化が行われると活動状態に
なる。クロック信号CLは入力15aに送られ、クロッ
クバス28は図3に示す10個の補助クロック信号CL
0〜CL9を供給するものとする。レジスタ31は、ク
ロック信号CL0に対して逆位相のクロック信号CL5
の立下りエッジにより時点t=0で制御される。リセッ
ト信号RS及び図4Aに示すデータ入力信号DSの9つ
のビットはそれぞれのレジスタ31に入力される。同期
信号発生器23では、ゲート33の出力論理状態1がク
ロック信号の立下りエッジによって制御されるレジスタ
36に記憶される。システム10の機能は信号RSの論
理状態1に支配されるため、ゲート36はクロック信号
CL0の各立下りエッジで状態を変える。
タビットD0〜D3は対応するゲート37に転送され
る。各ゲート37はレジスタ39と協働してNRZI型
符号化セルを構成する。前述のように、ゲート35はこ
のセルの機能を起動させる素子の1つにすぎない。例え
ばデータビットD0が論理状態1を有していれば、クロ
ック信号CL1の立下りエッジがレジスタ39の出力の
論理状態を変化させることになる。逆にD0が論理状態
0の場合は、レジスタ39の出力信号の論理状態がクロ
ック信号CL1の立下りエッジの通過によって変化する
ことはない。図3はT/10の周期Rでその並直列変換
に対応するデータビットD0〜D3の一連の符号化を示
している。
ビットPAの符号化はレジスタ31がデータ入力信号D
Sの次のワードのビットを記憶すべく制御される時点t
=Tで行われる。レジスタ32は第1のワードのパリテ
ィビットPA及びデータビットD4〜D7の損失を回避
せしめる。その結果、並直列変換は、アンチパリティビ
ットOPを構成すべくNANDゲート34によって反転
したパリティビットPAの符号化と、その後のデータビ
ットD4〜D7の符号化とによって続行される。同期ビ
ットと時点t=3T/2で登録された次のワードのデー
タとの符号化及び並直列変換は前述のように続けられ
る。
は、直列伝送信号TSを形成して並直列変換エンコーダ
15の出力15dに送る加算器40で加算される。加算
器40は補助クロック発生器21のフェーズロック回路
と協働して、周波数を1周期中のクロック信号CLの変
位数、例えば該実施例では10に等しい数で逓倍する周
波数逓倍器を形成する。この種の周波数逓倍器は本出願
人の前出の仏国特許出願に詳述されている。
する方法を利用する。同一集積回路のトランジスタの特
性が均一であれば、クロック信号CL0〜CL9の出力
と加算器の出力15dとの間の伝搬時間を同等にするこ
とができ、その結果、高品質の多重周波数が形成される
からである。
21の利点及び論理加算器の利点を総て利用する。これ
らの利点としては特に、構造が簡単であること、信頼性
があること、及び大きい作動周波数帯に適応することが
挙げられる。例えば、5ns〜10nsで変化する周期
Tのクロック信号CLと、各々が500〜1000ps
の遅延を発生させ得る10個の遅延素子を含む遅延回路
27とを使用すれば、並直列変換エンコーダ15の出力
15dに1〜2Gbpsの伝送速度を得ることができ
る。
造を示している。信号TSの各ワードは、常に1に等し
い同期ビットSYNCの後に信号DSのデータワードを
含む。図4Cはデータ信号DSの1ワードの一例を示し
ている。このワードでは論理値1のデータビットの個数
が偶数であり、従ってアンチパリティビットOPは論理
値1を有する。このワードは図4Bに関連して図4Dに
示したような伝送信号TSの波形を発生させる。この図
から明らかなように、同期ビットSYNCは伝送信号T
Sにおいて同期エッジSEを構成する立上りエッジとな
って現れる。図4Eはデータ入力信号DSの1ワードを
示している。このワードではアンチパリティビットOP
が奇数個の論理値1のデータビットに対応して論理値0
を有する。図4Bを参照しながら図4Fを見るとわかる
ように、同期ビットSYNCはここでも伝送信号TSで
同期エッジSEを構成する立上りエッジとなって現れて
いる。要約すれば、アンチパリティビットOPを1つ含
む各データワードに論理値1の同期ビットSYNCを1
つ加えると、伝送信号TSに同一の同期エッジSE、該
実施例では立上りエッジが生じる。
入力13aで受け取られた伝送信号TSが再整形され増
幅器17で増幅された後、クロック回収器18及び直並
列変換デコーダ19に送られる。
単に示している。この電気回路は伝送信号18aを受け
取る入力18aと、伝送信号TSで回収された10個の
補助クロック信号CL0〜CL9を送出する出力バス1
8bとを備えている。この電気回路は、クロック回収回
路42とクロック調整回路43と妥当性検査回路44と
を含む。
レジスタ45と、図2Aを参照しながら説明した補助ク
ロック発生器21と類似のフェーズロック回路46と、
論理加算器47とを含む。入力レジスタ45はクロック
入力に伝送信号TSを受け取る。このレジスタの出力
は、10個の直列遅延素子480〜489、位相比較器
49及びアップ/ダウンカウンタ50(これらは総て回
路21の場合と同じ構造を有する)と、インバータ51
とで構成されたフェーズロック回路46の入力に接続さ
れている。遅延素子480〜489の10個の入力信号
は中間クロック信号CK0〜CK9を構成し、最終遅延
素子489から送出されるフィードバック信号FBは位
相比較器49のフィードバック入力に送られる。位相比
較器49のもう1つの入力はインバータ51を介してレ
ジスタ45の出力信号を受け取る。遅延素子480〜4
89は、位相比較器49から供給されるインクリメンテ
ーション信号及びデクリメンテーション信号に応じてア
ップ/ダウンカウンタ50の出力信号により制御され
る。その後で、中間クロック信号CK0〜CK9はクロ
ック信号CL0〜CL9の周波数の半分の周波数を有す
る。論理加算器47はフェーズロック回路46と協働し
て、クロック回収器18の出力バス18bを介してクロ
ック信号CL0〜CL9を供給するための倍数2の周波
数逓倍器を形成する。加算器47は5つの2入力排他的
ORゲート52と5つのインバータ53とを含む。ゲー
ト52は第1の入力がそれぞれ中間クロック信号CK0
〜CK4を受け取り、第2の入力がそれぞれ別の信号C
K5〜CK9を受け取り、出力がそれぞれクロック信号
CL0〜CL4を送出する。これら5つのクロック信号
は、5つの別のクロック信号CL5〜CL9が供給され
るように、5つのインバータ53によって反転される。
5の出力信号を受け取ってインバータ51の入力と中間
クロック信号CK0に対応するフェーズロック回路46
の入力とに供給する第1遅延素子54と、中間クロック
信号CK0を受け取る第2遅延素子55と、第3遅延素
子56とを含む。これら3つの遅延素子は遅延素子48
0〜489と類似の構造を有する。これらの素子の遅延
は、位相比較器58から供給されるインクリメンテーシ
ョン信号及びデクリメンテーション信号に応答して、ア
ップ/ダウンカウンタ57の出力信号により制御され
る。比較器58はクロック信号CL5と第3遅延素子5
6の出力信号とをフィードバック信号として受け取る。
第2遅延素子55はクロック信号CL0を受け取って、
出力信号を第1遅延セル59の入力に送る。この第1遅
延セルは、第3遅延素子56の入力信号を送給する同型
の第2遅延セル60に直列接続されている。各遅延セル
59、60は、立上りエッジレジスタ61と、立下りエ
ッジレジスタ62と、インバータ63と、2入力排他的
OR出力ゲート64とを含む。遅延素子55の出力信号
はレジスタ61及び62のそれぞれのクロック入力に送
られる。レジスタ62の出力はレジスタ61のデータ入
力に接続されており、レジスタ61の出力はインバータ
63を介してレジスタ62のデータ入力に接続されてい
る。レジスタ61及び62のそれぞれの出力信号はゲー
ト64の2つの入力に送られる。
入力レジスタ45の妥当性検査を行う。この妥当性検査
回路は中間クロック信号CK4によって制御され、入力
レジスタ45のデータ信号を供給する。この回路はセル
59及び60と類似の遅延セル65と、排他的ORゲー
ト66と、遅延素子67と、インバータ68とを含む。
セル65では、レジスタ61及び62のそれぞれのクロ
ック入力が中間クロック信号CK4を受け取り、出力ゲ
ート64がゲート66の入力に信号を送る。このゲート
の別の入力は接地されており、出力は遅延素子67に入
力信号を供給する。遅延素子67は他の遅延素子に類似
しており、インバータ68を介して入力レジスタ45の
データ信号を供給するクロック調整回路43のアップ/
ダウンカウンタ57の出力信号によって制御される。
コーダ19を説明する。この直並列変換デコーダは増幅
器17から伝送信号TSを受け取る入力19aと、クロ
ック回収器18からのクロックバス18bに接続された
クロック入力19bと、回収データ信号RDを送出する
出力バス19cとを備えている。この直並列変換デコー
ダ19は、バス18bから採取された9つのクロック信
号CL0〜CL7及びCL9によっそれぞれ制御され且
つ総ての伝送信号TSを受け取る9つのエッジ入力レジ
スタ69からなるサンプリング回路を含むと共に、8つ
の2入力排他的ORゲート70と2つのインバータ7
1、72とからなる出力回路を含む。各ゲート70の2
つの入力はそれぞれ対応するレジスタ69の出力信号及
び先行レジスタ69の出力信号を受け取る。例えば、図
面の上部に位置する第1ゲート70はクロック信号CL
0及びCL9によって制御されるレジスタ69の出力信
号を受け取り、第2ゲート70はクロック信号CL1及
びCL0によって制御されるレジスタ69の出力信号を
受け取り、以下同様にして第8ゲート70はクロック信
号CL7及びCL6によって制御されるレジスタ69の
出力信号を受け取る。第4ゲート70の出力はインバー
タ71に接続されており、クロック信号CL9によって
制御されるレジスタ69の出力はインバータ72に接続
されている。第1ゲート〜最終ゲート70のそれぞれの
出力はデータビットD1、D2、D3、D4、D5、D
6、D7、アンチパリティビットOPを供給し、インバ
ータ72の出力はデータビットD0を供給する。アンチ
パリティビットOPは反転されてパリティビットPAを
構成する。これらのデータビット及びパリティビットは
出力バス19cに与えられる。
気回路も簡単に示している。出力バッファ20はバス1
9cに接続された信号入力と、クロック信号CL2及び
CL6をそれぞれ受け取る2つのクロック入力20a及
び20bと、本発明のシステム10の受信器13の出力
信号Doutを送出する出力バス20cとを備えてい
る。このバッファ20は、4つのレベルレジスタ73
と、9つの立下りエッジ出力レジスタ74とを含む。レ
ベルレジスタ73はクロック信号CL2によって制御さ
れ、そのデータ入力がそれぞれ入力バス19cからビッ
トD1〜D3及びD0を受け取る。出力レジスタ74は
クロック信号CL6によって制御される。4つのレジス
タ74はそれぞれのデータ入力が4つのレベルレジスタ
73の出力に接続されている。残りのレジスタ74はそ
れぞれの入力がバス19cからパリティビットPA及び
データビットD4〜D7を受け取る。総てのレジスタ7
4のそれぞれの出力は図4Aに示した順序でデータビッ
トD0〜D7及びパリティビットPAを送出して、送信
器12の入力信号DSと同じ出力信号Doutを復元す
る。
を簡単に説明すべく、図4Eの例を時間軸tに基づいて
且つ説明を分かりやすくするために図4Bも参照しなが
ら書き直したものである。回収器18では信号TSが立
上りエッジレジスタ45のクロック入力に与えられる。
このレジスタは、時点t=0での同期エッジSEの通過
時に制御されるように妥当性検査回路44によって妥当
性検査されるものとする。このレジスタ45は、時点t
=0の直後には、後続のデータビット及びアンチパリテ
ィビットに対応するエッジに反応しないように、且つ時
点t=Tで次の同期エッジSEにしか反応しないよう
に、妥当性検査回路44によって制御される。従って、
レジスタ45に検出された同期エッジSEによって形成
されるクロック信号の周波数は1/2Tである。換言す
れば、レジスタ45は送出されるクロック信号CLOの
周波数の半分の周波数をもつ中間クロック信号CK0を
供給する。フェーズロック回路46では10個の遅延素
子480〜489がクロック信号CK0の半周期Tを分
配する10の同一遅延を逐次発生させ、10個の中間ク
ロック信号CK0〜CK9とフィードバック信号FBと
を送出する。信号CK0は周期が2Tであるためフィー
ドバック信号FBに対して逆位相にあり、従ってこれら
2つの信号が比較器49のそれぞれの入力で同位相にな
るようにインバータ51を通る。同じ理由で、論理加算
器47は回路46と協働して、送信時に発生するクロッ
ク信号と同様に周期Tで互いに同等に遅延された10個
のクロック信号CL0〜CL9を逐次送出すべく、倍数
2の周波数逓倍器を構成する。この実施例では、レジス
タ45によって検出される同期エッジSEがこのレジス
タを通ることによって第1の遅延Θ1を受け且つ遅延素
子54で第2の遅延Θ2を受けて、中間クロック信号C
K0のエッジを形成する。このエッジはゲート52で第
3の遅延Θ3を受けて補助クロック信号CL0のエッジ
となる。
に、信号TSに発生し得る最後のエッジは時点t=8T
/10でデータビットD6に対応する。この時点を過ぎ
ると、妥当性検査回路44が時点t=Tで次の同期エッ
ジSEを検出すべくレジスタ45の信号入力の妥当性検
査を行い得る。この実施例では、レジスタ45の妥当性
検査が、時点t=0から同期エッジの後続遅延の累積に
よって決定される時点t=9T/10で行われる。この
エッジはまず信号CK0のエッジを構成すべく遅延Θ1
及びΘ2を受ける。各素子480〜489の遅延の時間
をΘ4で表せば、信号CL0に対する信号CL4の遅延
は4Θ4となる。信号CK4は妥当性検査回路44の入
力信号として選択される。回路44では、信号CK4が
遅延セル65内でレジスタ61もしくは62(この信号
のエッジが立上りか立下りかによって決まる)とゲート
64とを通り、次いで排他的ORゲート66、遅延素子
67及びインバータ68を通る。実際には、総てのレジ
スタが同一遅延Θ1を有し、総ての排他的ORゲートが
同一遅延Θ3を有し、インバータが信号を遅延させず、
且つ遅延Θ2が遅延素子54及び67について同じであ
ると想定する。レジスタ45から累加される遅延は9T
/10になる。即ち、Θ1+Θ2+4Θ4+Θ1+2Θ
3+Θ2=2Θ1+2Θ2+2Θ3+4Θ4=9T/1
0となる。この時点では、この式の遅延はΘ2を除いて
総て既知である。遅延Θ2については、クロック回収器
18のクロック調整回路43の機能に関する以下の説明
で明らかにする。
れる各同期エッジSEに基づいて伝送信号TSのそれぞ
れのビットの幅の半分でクロック信号CL0〜CL9の
調整を同期する。1ビットを表す信号の幅の半分R/2
(0.5T/1)は実際には信号の最大安定範囲に対応
し、従って各ビットの論理値の決定を最適化する。図7
の例では、Θ1+Θ2+Θ3=2.5T/10となるよ
うに信号CL0が2.5T/10で調整される。素子5
4によってもたらされる遅延は従ってΘ2=2.5T/
10−Θ1−Θ3である。クロック信号CLOの調整の
同期は、クロック信号CL5の位相を遅延素子55と遅
延セル59及び60と遅延素子56とで逐次遅延された
逆位相クロック信号CLOの位相と比較する位相比較器
58によって行われる。遅延の合計はΘ2+Θ1+Θ3
+Θ1+Θ3+Θ2=2(Θ1+Θ2+Θ3)であり、
方程式2(Θ1+Θ2+Θ3)=5T/10を満たさな
ければならない。アップ/ダウンカウンタ57はこの方
程式を満たすべく素子54、55、56及び67の遅延
Θ2の時間を調整する。従って、クロック信号CLO〜
CL9の調整は、各クロック信号が各ビットを表す信号
の最大安定範囲に対応するように、同期エッジSEに対
して決定された各遅延2.5R〜11.5Rに合わせて
行われる。またクロック調整回路は、レジスタ45の妥
当性検査信号の遅延9Rをこのレジスタによって検出さ
れた各同期エッジに対して調整する。図7及び8は図6
に示した直並列変換デコーダ19の機能を示している。
図8はクロック信号の立上りエッジに合致する各データ
ビットの回収を説明すべく、回収クロック信号CL0〜
CL9を図7に示した時間軸に基づいて表している。直
並列変換データ19ではクロック信号CL8は使用され
ない。このクロック信号は、常に1に等しく且つ復元す
べきデータ信号には不用な同期ビットSYNCを回収す
るからである。図6、7及び8から明らかなように、ク
ロック信号CL0〜CL7及びCL9はそれぞれデータ
ビットD1〜D3、アンチパリティビットOP、並びに
データビットD4〜D7及びD0を回収する。先行ワー
ドに関して、図7及び8にしたクロック信号CL9が論
理値0をサンプリングすれば、この値は論理値1のデー
タビットD0と等価のエッジに対応する。従って、ビッ
トD0の値の決定にはインバータ72だけで足りる。残
りのビットは対応するレジスタ69によってサンプリン
グされたエッジの存在に反応する排他的ORゲートによ
って決定される。このようにして回収されたアンチパリ
ティビットOPは71で反転されてパリティ信号PAを
復元する。ビットDOは先行ワードのクロック信号CL
9によって決定されるため、データ信号RDの総てのビ
ットは送出されたデータ信号と同じデータ信号を構成す
るために再配列されることになる。
した出力バッファ20で図のように行われる。この再配
列はレジスタ73に対するクロック信号CL2の作用に
よって開始される。データビットDO〜D3が直並列変
換デコーダ19から送出されると、信号CL2が論理状
態0をとりレベルレジスタ73をブロックする。時点t
=4.5T/10では、クロック信号CL2が論理状態
1をとり、レジスタ73へのデータビットD0〜D3の
記憶を命令する。この間にビットPA及びD4〜D7が
送出される。これらの条件では、同一ワードの総てのビ
ットD0〜D3、PA、D4〜D7がレジスタ74のそ
れぞれの入力に存在する。時点t=T+3.5T/10
では、レジスタ74がこのワードを記憶する。後続のデ
ータビットD0〜D3は既にサンプリングされている
が、出力バッファ20の入力で次のクロック信号CL2
を待ってから入力される。要約すれば、伝送信号TSに
おいて周期Rで反復するデータのサンプリングを行うた
めの本発明の装置は、下記の特徴及び利点を有する。こ
の装置は、10個のクロック信号CL0〜CL9を伝送
信号の同期エッジに合わせて調整する位相調整回路43
を含む。このエッジは伝送信号において周期10R=T
で反復する。調整回路43は各クロック信号と各同期エ
ッジSEとの間の遅延を調整する。この位相調整回路
は、10個のクロック信号について異なる遅延値を与え
る。信号CL0の遅延は2.5Rである。後続信号CL
1〜CL9の遅延は順に周期Rずつ長くなる。換言すれ
ば、信号CL0の遅延は2つの周期Rと、周期Rにおけ
るデータ信号の最大安定ゾーンに対応する半周期R/2
との和に等しい。より一般的に言えば、各クロック信号
CL0〜CL9の遅延はn個(nは2〜11の整数であ
る)の周期Rと半周期R/2とを加算したものに等し
い。各遅延はフェーズロック回路58及び遅延素子5
4、55及び56によって対応値(n+0.5)Rに調
整される。尚、信号CL0の最小遅延2.5Rは所期の
高伝送速度を考慮して選択してある。高伝送速度では、
構成部品内での信号の必要とされる一定の転送時間Θ1
及びΘ3がR/2に近く、この値を超過し得る。2.5
Rという遅延はこの転送時間を考慮して可変遅延Θ2を
簡単に加え調整できるという利点をもたらす。従って、
本発明のサンプリング装置は作動周波数のあらゆる変化
に適応し、伝送速度及び種々の半導体チップの間の構成
部品特性の技術的偏差に係わりなく、あらゆる遅延を制
御する。本発明はまた、伝送システムの送信器及び受信
器を集積回路で製造する方法も適切に活用する。同一集
積回路のトランジスタの特性が均一であれば、同一遅延
Θ1、Θ2、Θ3及びΘ4を簡単に得ることができ、信
号の伝搬時間、特にクロック調整回路43内の信号伝搬
時間を同等にすることができるからである。
得、例えば数nはゼロであってもよく、R/2という一
般的な遅延を決定し得る。この変形は、伝送速度が低い
ほど容易である。また、本発明では各周期毎の調整を実
際に頻用されている0.5とは異なる値αに合わせて行
うこともできる。値αRのクロック信号が周期Rのデー
タ信号の安定ゾーンに対応しさえすればよい。また、デ
ータ信号TSのエッジは同期エッジSEとは別のエッジ
であってもよい。このエッジは、実際の又は見掛けのデ
ータエッジ、例えば本明細書の序文で述べた先行技術の
伝送システムで使用されているエッジであり得る。一般
的に言えば、本発明のサンプリング装置は、位相調整回
路が、nを正の整数又はゼロ、αを1未満の正の数とし
て、クロック信号とデータ信号のエッジとの間の遅延を
値(n+α)R[nは正の整数又はゼロであり、αは1
未満の正の数である]に合わせることを特徴とする。
送システムの概要を示す説明図である。
ている本発明の方法を使用する並直列変換エンコーダの
構造を示す説明図である。
ている本発明の方法を使用する並直列変換エンコーダの
構造を示す別の説明図である。
信号の波形を示し且つ図2Bの回路の機能を明らかにす
る説明図である。
明図である。
図である。
である。
ある。
である。
ある。
のクロック回収器の電気回路を示す説明図である。
変換デコーダ及び出力バッファの電気回路を示す説明図
である。
図4B及び4Fと類似の説明図である。
与えられる回収された補助クロック信号のクロノグラム
である。
Claims (17)
- 【請求項1】 周期Tで反復する基準エッジ(SE)を
含む直列データ信号(TS)において周期Rで反復する
データのサンプリング方法であって、前記方法は周期T
を有する少なくとも一つのクロック信号(CL0−CL
9)を生成し、前記基準エッジ(SE)に対してクロッ
クを調整し、直列データ信号のビットをサンプリングす
ることからなり、周期Tは、周期RにN〉1の整数を掛
けた倍数の値とし、前記調整は、基準エッジに関して値
(n+α)Rの遅延を得るように前述のごとく少なくと
も前記クロック信号を設定することにより行われ、ここ
で、αは1未満の正の数であり、nは各クロック信号に
対して異なる正の整数かまたはゼロであり、このように
調整されたクロック信号は直列データ信号の夫々のビッ
トをサンプリングするために用いられるサンプリング方
法。 - 【請求項2】 前記基準エッジが同期エッジである請求
項1に記載の方法。 - 【請求項3】 前記基準エッジが直列データ信号に含ま
れたクロック情報(SE)から得られ、前記クロック発
生器はクロック回収装置である請求項1または2に記載
の方法。 - 【請求項4】 前記基準エッジが実際の、または見かけ
のデータエッジである請求項1または2に記載の方法。 - 【請求項5】 前記方法が更に、サンプリングから得ら
れたビットを配列し、送信されたデータ信号(D5)と
同一の出力信号(Dout)を復元することからなる請
求項1から4のいずれか一項に記載の方法。 - 【請求項6】 周期Rが変数である請求項1から5のい
ずれか一項に記載の方法。 - 【請求項7】 周期Tで反復する基準エッジ(SE)を
含む直列データ信号(TS)において周期Rで反復する
データのサンプリング装置であって、前記装置は、周期
Tを有する少なくとも一つのクロック信号(CL0−C
L9)の発生器(42)と、前記基準エッジに対してク
ロックを調整する回路(43)と、サンプリング回路
(69)とを有し、調整回路(43)は、その周期Tが
周期RにN〉1の整数を掛けた倍数である各基準エッジ
に関して、値(n+α)R の遅延を得るように前述の
ごとく少なくとも前記クロック信号を設定する手段を有
し、ここで、αは1未満の正の数であり、nは各クロッ
ク信号に対して異なる正の整数かまたはゼロであり、こ
のように調整されたクロック信号は、直列データ信号の
夫々のビットをサンプリングするためにサンプリング回
路を制御する前記サンプリング装置。 - 【請求項8】 前記基準エッジが同期エッジである請求
項7に記載の装置。 - 【請求項9】 前記基準エッジが直列データ信号に含ま
れたクロック信号(SE)から得られ、前記クロック発
生器はクロック回収装置である請求項7または8に記載
の装置。 - 【請求項10】 前記基準エッジが実際の、または見か
けのデータエッジである請求項7または8に記載の装
置。 - 【請求項11】 前記調整回路が位相同期回路(57,
58)からなる請求項7から10のいずれか一項に記載
の装置。 - 【請求項12】 前記基準エッジに対する前記クロック
信号の遅延が、信号が調整回路を通過するのにかかる時
間に対応する固定遅延を含む請求項7から11のいずれ
か一項に記載の装置。 - 【請求項13】 前記サンプリング回路が、各クロック
信号に対して一つのレジスタを有する請求項7から12
のいずれか一項に記載の装置。 - 【請求項14】 前記サンプリング回路が直並列変換器
/復号器(19)を形成する請求項7から13のいずれ
か一項に記載の装置。 - 【請求項15】 前記装置が、サンプリングから得られ
たビットを再配列させ、送信されたデータ信号(D5)
と同一の出力信号(Dout)を復元する回路(20)
を有する請求項7から14のいずれか一項に記載の方
法。 - 【請求項16】 周期Rが変数である請求項7から15
のいずれか一項に記載の装置。 - 【請求項17】 基準エッジを含んだ周期Rで反復する
直列データ(TS)のための信号の送信器(12)と、
請求項7から16のいずれか一項に規定されたサンプリ
ング装置を含む受信器(13)とを有するディジタルデ
ータ伝送システム(10)。
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