JPS60182833A - リング形式データ通信回路網におけるクロツク回復装置 - Google Patents
リング形式データ通信回路網におけるクロツク回復装置Info
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- JPS60182833A JPS60182833A JP60022125A JP2212585A JPS60182833A JP S60182833 A JPS60182833 A JP S60182833A JP 60022125 A JP60022125 A JP 60022125A JP 2212585 A JP2212585 A JP 2212585A JP S60182833 A JPS60182833 A JP S60182833A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ通信回路網に閃し、特定するとディジタ
ル再発生段階を鳴するリング形式データ通信回路網にお
けるりロックの回復を改良するための方法および装置に
関する。
ル再発生段階を鳴するリング形式データ通信回路網にお
けるりロックの回復を改良するための方法および装置に
関する。
発明の背景
代表的リング形式データ通信回路網においては、受信信
号を回復する第1の段階は、信号をサンプリングするた
めに必要なりロックを発生することである。ディジタル
再生器(従来そのように呼ばれている)は、従来、デー
タからクロックを抽出し各7−ドにおいてタイミングを
復旧するため位相固定ループに依存した。ノードの数が
大きくなると、あるいは容易に識別可能なマスク基準周
波数がないと(多くのリング方式におけるごとく)、こ
の手法は由々しい欠点を有する。その結果、到来位相お
よび周波数を追跡するために、特別の位らば、これらの
システムは、就中、電圧制御発振器やその他のアナログ
回路装置を使用するからである。
号を回復する第1の段階は、信号をサンプリングするた
めに必要なりロックを発生することである。ディジタル
再生器(従来そのように呼ばれている)は、従来、デー
タからクロックを抽出し各7−ドにおいてタイミングを
復旧するため位相固定ループに依存した。ノードの数が
大きくなると、あるいは容易に識別可能なマスク基準周
波数がないと(多くのリング方式におけるごとく)、こ
の手法は由々しい欠点を有する。その結果、到来位相お
よび周波数を追跡するために、特別の位らば、これらの
システムは、就中、電圧制御発振器やその他のアナログ
回路装置を使用するからである。
発明の目的
それゆえ、本発明の目的は、リング形式データ通信回路
上の到来データ列を追跡するための改善された方法およ
び装置を提供することである。
上の到来データ列を追跡するための改善された方法およ
び装置を提供することである。
本発明の他の目的は、実質的にディジタル論理回路を採
用し、マンチェスタ級のデータコード化とともに使用で
き、ディジタル再生器に対してディジタルデータ列を提
供し、かつ到来データ列信号のサンプリングを改善する
方法および装置を提供することである。
用し、マンチェスタ級のデータコード化とともに使用で
き、ディジタル再生器に対してディジタルデータ列を提
供し、かつ到来データ列信号のサンプリングを改善する
方法および装置を提供することである。
発明の概要
本発明は、リング形式データ通信回路網上の到来データ
列からデータ列を回復するためのクロック回復方法およ
び装置に関する。装置は、クロック信号を出力するため
の固定周波数を有するクロックジェネレータと、データ
ビット列を受信するための受信回路と、データ列とり賞
ツク信号の位相を比較するための回路と、該位相比較回
路に応答して、データ列とりロック信号間の相対位相差
が選択された位相追跡基準を越えたときその相対位相差
を不連続的に変えるための位相追跡回路と、クロックジ
ェネレータおよび受信回路に応答してディジタルデータ
列を発生する回路とを備える。
列からデータ列を回復するためのクロック回復方法およ
び装置に関する。装置は、クロック信号を出力するため
の固定周波数を有するクロックジェネレータと、データ
ビット列を受信するための受信回路と、データ列とり賞
ツク信号の位相を比較するための回路と、該位相比較回
路に応答して、データ列とりロック信号間の相対位相差
が選択された位相追跡基準を越えたときその相対位相差
を不連続的に変えるための位相追跡回路と、クロックジ
ェネレータおよび受信回路に応答してディジタルデータ
列を発生する回路とを備える。
本発明の特定の具体例においては、クロックジェネレー
タは、複数の位相出力を有しており、そして位相選択回
路に応答して、各々複数の不連続的位相の1つの位相を
有するクロック出力の1つを選択的に出力するための回
路が設けられている。
タは、複数の位相出力を有しており、そして位相選択回
路に応答して、各々複数の不連続的位相の1つの位相を
有するクロック出力の1つを選択的に出力するための回
路が設けられている。
クロック位相間の差は1クリツクサイクルより小さい。
他の側面として、本発明の装置は、タップ付き遅延線に
等価であり、データ列の複数の遅延された複写列を提供
する複数の出力タップを有するデータ受信回路を備える
。各遅延された複写列は、入力データ列の隣接の遅延さ
れた複写列からクロック周期の何分の1か遅延される。
等価であり、データ列の複数の遅延された複写列を提供
する複数の出力タップを有するデータ受信回路を備える
。各遅延された複写列は、入力データ列の隣接の遅延さ
れた複写列からクロック周期の何分の1か遅延される。
本装置はさらに、複写列の1つを選択して位相トラッキ
ング回路およびディジタルデータ列発生回路に出力する
ための多重化選択回路を備える。
ング回路およびディジタルデータ列発生回路に出力する
ための多重化選択回路を備える。
本発明の方法は、固定の動作周波数を有するクロック出
力信号を発生し、データ列を受信し、受信されたデータ
列の位相をクロック信号の位相と比較して、両者の位相
差が選択された位相トラッキング基準を越えたとき、前
記データ列およびクロック信号の相対位相を不連続的に
変更し、そしてクロックジェネレータおよび受信回路を
使用してディジタルデータ列を発生する諸段階を含む。
力信号を発生し、データ列を受信し、受信されたデータ
列の位相をクロック信号の位相と比較して、両者の位相
差が選択された位相トラッキング基準を越えたとき、前
記データ列およびクロック信号の相対位相を不連続的に
変更し、そしてクロックジェネレータおよび受信回路を
使用してディジタルデータ列を発生する諸段階を含む。
本発明の方法にしたがえば、データ列およびクロック信
号間の相対位相差は、り冒ツタ信号の位相を変更するか
データ路に遅延を導入することにより不連続的に変える
ことができる。
号間の相対位相差は、り冒ツタ信号の位相を変更するか
データ路に遅延を導入することにより不連続的に変える
ことができる。
本発明のこれらおよびその他の目的および利点は、図面
を参照して行なった以下説明から明らかとなろう。
を参照して行なった以下説明から明らかとなろう。
具体例の説明
第1図を参照すると、り四ツク回復装置10は、例えば
リングデータ通信回路網から、’@12を介して入力デ
ータ列を受信する。データ列は入力回路14で受信され
、該回路により位相比較回路16に出力される。位相比
較回路はまた、線20を介してクロックジェネレータ1
8からクロック出力信号を受信する。位相比較回路16
の出力は、線22上のデータ列入力および線20上のク
ロックジェネレータの出力間の位相差を表わす。位相比
較回路16の出力は、普通各クロックサイクルごとに2
人力信号間の位相差を表わす。判断回路は、ある時間に
わたりこれらの差を分析し、位相差が十分に小さくて受
け入れられるものであるかどうか、あるいは、クロック
ジェネレータ18および入力回路14のいずれかまたは
両者の動作により位相差が変更される(減ぜられる)必
要があるかどうかを指示する位相選択信号を線28を介
して供給する。かくして、クロックジェネレータが、線
28上の信号に応答してその出力信号の位相を変える場
合もあり、入力回路14で、線12を介してこれに供給
されるデータ列入力をクロック信号周期の何分の1かだ
け遅延する場合もあり、その両者を行なう場合もある。
リングデータ通信回路網から、’@12を介して入力デ
ータ列を受信する。データ列は入力回路14で受信され
、該回路により位相比較回路16に出力される。位相比
較回路はまた、線20を介してクロックジェネレータ1
8からクロック出力信号を受信する。位相比較回路16
の出力は、線22上のデータ列入力および線20上のク
ロックジェネレータの出力間の位相差を表わす。位相比
較回路16の出力は、普通各クロックサイクルごとに2
人力信号間の位相差を表わす。判断回路は、ある時間に
わたりこれらの差を分析し、位相差が十分に小さくて受
け入れられるものであるかどうか、あるいは、クロック
ジェネレータ18および入力回路14のいずれかまたは
両者の動作により位相差が変更される(減ぜられる)必
要があるかどうかを指示する位相選択信号を線28を介
して供給する。かくして、クロックジェネレータが、線
28上の信号に応答してその出力信号の位相を変える場
合もあり、入力回路14で、線12を介してこれに供給
されるデータ列入力をクロック信号周期の何分の1かだ
け遅延する場合もあり、その両者を行なう場合もある。
かくして、装置10は、第1図の遅延ロックループを介
して、到来データ列からクロックの回復を行なうことが
できる。線20を介してクロックジェネレータ出力から
供給されるクロックの変換は、各ビットセルの中心にで
きるだけ接近させるべきであり、またクロックの変換を
この中心に維持するようにその中心位置をつねに修正し
ているべきである。がくして、線52上に出力回路30
から得られたディジタルデータ列は、入力データ列と対
応しており、振幅雑音は除去され、位相歪は減ぜられて
いる。
して、到来データ列からクロックの回復を行なうことが
できる。線20を介してクロックジェネレータ出力から
供給されるクロックの変換は、各ビットセルの中心にで
きるだけ接近させるべきであり、またクロックの変換を
この中心に維持するようにその中心位置をつねに修正し
ているべきである。がくして、線52上に出力回路30
から得られたディジタルデータ列は、入力データ列と対
応しており、振幅雑音は除去され、位相歪は減ぜられて
いる。
これは、ディジタル再生の次の段階で賦線される必要条
件を減じ、加えて、第1図の遅延四ツクループ装置10
における回復されたクロックは、もし望むならば例えば
マンチェスターNRZ )ランスレータに対して基準り
四ツクとして使用できる。
件を減じ、加えて、第1図の遅延四ツクループ装置10
における回復されたクロックは、もし望むならば例えば
マンチェスターNRZ )ランスレータに対して基準り
四ツクとして使用できる。
第1図の装置は、上述のように、(a)りpツクジェネ
レータ18から複数の位相りpツク出力信号を供給する
か、(b)入力回路14にて入力データ列に複数の不連
続的遅延の1つを4人するか、あるいは上記の(a)お
よび(b)の組合せにより実施できる。
レータ18から複数の位相りpツク出力信号を供給する
か、(b)入力回路14にて入力データ列に複数の不連
続的遅延の1つを4人するか、あるいは上記の(a)お
よび(b)の組合せにより実施できる。
手法(m)または(b)のいずれも論理的観点からは満
足できるものであるから、両方の手法でなくいずれの手
法を使用すべきかの決定は、実際上の考察に依る。以下
の論述において、各手法の実施について記述する。
足できるものであるから、両方の手法でなくいずれの手
法を使用すべきかの決定は、実際上の考察に依る。以下
の論述において、各手法の実施について記述する。
第2図には、入力データ列に遅延を導入する好ましい具
体例が示されているが、この具体例において、入力回路
14は、タップ付き遅延線40およびアナログマルチプ
レクサ42を有している。
体例が示されているが、この具体例において、入力回路
14は、タップ付き遅延線40およびアナログマルチプ
レクサ42を有している。
タップ付き遅延線40は、一連の比較的短い遅延回路と
見なすことができ、逐次の各遅延回路の出力は、線44
を介してマルチプレクサで利用できる。線44上の各出
力は、線12上のデータ列入力をクロックジェネレータ
のクロックサイクルのある分数の時間だけ遅延した複写
列を表わす。分数は、代表的に例えばAとし得るがら、
2全クロック周期で、9つの等しく離間された遅延出力
が得られるであろう。マルチプレクサ42は、判断回路
24から線28&を介して制御入力を受け取る。例示の
判断回路は、低域フィルタ46および判断回路部48を
備える。低td2フィルタ46は、s!26を介して位
相コンパレータ16の出力を受信する。フィルタ46は
平均を提供し、位相コンパレータ16の「瞬間的」出力
は、例えば52ビット時について平均化される。判断回
路部48は、線50から利用できる低域フィルタ46の
出力を評価、分析し、上述のように線28aを介して出
力信号を供給する。マルチプレクサ出力およびクロック
ジェネレータ出力間の位相差が、タップ付き遅延線の異
なる出力タップで位相差が小さくなるような程度であれ
ば、新しいタップが判断回路により選択される。マルチ
プレクサの出力およびクロックジェネレータ間に入力デ
ータ列クロックを適当に追跡するに十分小さい位相差を
維持するため、他の判断基準も採用できる。線2o上の
り四ツクジエネレータの出力および線22上のマルチプ
レクサ出力、すなわち遅延されたデータ列は、クロック
される出力回路30に供給されるが、この回路は、本発
明の好ましい具体例においては、り四ツクフリップ70
ツブである。7リツプフロツブは、線22上の遅延デー
タ列をビット七ルの中心においてサンプルせしめるクロ
ックジェネレータ20の変換によりクロックされる。ク
ロックジェネレータの出力は(例えば水晶クロックの精
度で)リング回路網の全7−ドに共通の周波数に固定さ
れる。しかし、各ノードはそれ自身のクロック発生器を
有しているから、り四ツク自身は相互に独立である。
見なすことができ、逐次の各遅延回路の出力は、線44
を介してマルチプレクサで利用できる。線44上の各出
力は、線12上のデータ列入力をクロックジェネレータ
のクロックサイクルのある分数の時間だけ遅延した複写
列を表わす。分数は、代表的に例えばAとし得るがら、
2全クロック周期で、9つの等しく離間された遅延出力
が得られるであろう。マルチプレクサ42は、判断回路
24から線28&を介して制御入力を受け取る。例示の
判断回路は、低域フィルタ46および判断回路部48を
備える。低td2フィルタ46は、s!26を介して位
相コンパレータ16の出力を受信する。フィルタ46は
平均を提供し、位相コンパレータ16の「瞬間的」出力
は、例えば52ビット時について平均化される。判断回
路部48は、線50から利用できる低域フィルタ46の
出力を評価、分析し、上述のように線28aを介して出
力信号を供給する。マルチプレクサ出力およびクロック
ジェネレータ出力間の位相差が、タップ付き遅延線の異
なる出力タップで位相差が小さくなるような程度であれ
ば、新しいタップが判断回路により選択される。マルチ
プレクサの出力およびクロックジェネレータ間に入力デ
ータ列クロックを適当に追跡するに十分小さい位相差を
維持するため、他の判断基準も採用できる。線2o上の
り四ツクジエネレータの出力および線22上のマルチプ
レクサ出力、すなわち遅延されたデータ列は、クロック
される出力回路30に供給されるが、この回路は、本発
明の好ましい具体例においては、り四ツクフリップ70
ツブである。7リツプフロツブは、線22上の遅延デー
タ列をビット七ルの中心においてサンプルせしめるクロ
ックジェネレータ20の変換によりクロックされる。ク
ロックジェネレータの出力は(例えば水晶クロックの精
度で)リング回路網の全7−ドに共通の周波数に固定さ
れる。しかし、各ノードはそれ自身のクロック発生器を
有しているから、り四ツク自身は相互に独立である。
さらに、データ列に融通的期間を設定し、タップ付遅延
線40により提供される遅延がオーバーフp−の危険に
ある場合、すなわちその遅延線から得られる最小または
最大の遅延に近づく場合、その期間中、選択されたタッ
プが予め選択されたタップから±1ビット遅延時移動し
得るようにし、選択されたタップをタップ付き遅延線の
中心範囲に動かすようにすることもできる。これにより
、融通性期間はM効に1ビツト時延長、短縮される。
線40により提供される遅延がオーバーフp−の危険に
ある場合、すなわちその遅延線から得られる最小または
最大の遅延に近づく場合、その期間中、選択されたタッ
プが予め選択されたタップから±1ビット遅延時移動し
得るようにし、選択されたタップをタップ付き遅延線の
中心範囲に動かすようにすることもできる。これにより
、融通性期間はM効に1ビツト時延長、短縮される。
これはデータ伝送に及ぼすことはない。融通性期間はま
さにそのような目的のために設けられたものだからであ
る。
さにそのような目的のために設けられたものだからであ
る。
第3図を参照すると、本発明の第2の特定の具体例が図
示されているが、この具体例においては、線12を介し
て得られる入力データ列は、入力回路14を通される。
示されているが、この具体例においては、線12を介し
て得られる入力データ列は、入力回路14を通される。
この入力回路14は、事実上単に接続部にすぎず、入力
データ列に影響を及ぼさない。かくして、入力データ列
は、位相比較回路16および出力回路30に直接通され
る。本発明のこの具体例における位相比較回路16は、
位相比較回路部161を有しており、該回路部は、デー
タ列飄路に挿入された1/2ビツト遅延線52の出力を
受信する。1/2ビツト遅延線52は、クロックジェネ
レータ18からの変換が線22上の非遅延データの1ビ
ツト時の中心で起こることを保証するように採用されて
いる。位相コンパレータ16!はアナログ位相コンパレ
ータ(例えば直角位相コンパレ−タに類似の)とし得、
エツジバウンドのような振幅ノイズおよびインパルスノ
イズにより由々しいエラーや歪を生じさせないようにな
されている。前と同様に%1s26上の位相コンパレー
タ出力は低域フィルタ46により平均化され、そして低
域フィルタの出力は判断回路48mにより受信される。
データ列に影響を及ぼさない。かくして、入力データ列
は、位相比較回路16および出力回路30に直接通され
る。本発明のこの具体例における位相比較回路16は、
位相比較回路部161を有しており、該回路部は、デー
タ列飄路に挿入された1/2ビツト遅延線52の出力を
受信する。1/2ビツト遅延線52は、クロックジェネ
レータ18からの変換が線22上の非遅延データの1ビ
ツト時の中心で起こることを保証するように採用されて
いる。位相コンパレータ16!はアナログ位相コンパレ
ータ(例えば直角位相コンパレ−タに類似の)とし得、
エツジバウンドのような振幅ノイズおよびインパルスノ
イズにより由々しいエラーや歪を生じさせないようにな
されている。前と同様に%1s26上の位相コンパレー
タ出力は低域フィルタ46により平均化され、そして低
域フィルタの出力は判断回路48mにより受信される。
判断回路48aは、例えば32ビット時に一度フィルタ
出力をサンプルし、そしてサンプルされたフィルタ情報
から、クロックジェネレータ12の位相を±1単位変化
すべきかの決定を反復的になすことができる。
出力をサンプルし、そしてサンプルされたフィルタ情報
から、クロックジェネレータ12の位相を±1単位変化
すべきかの決定を反復的になすことができる。
例示の具体例において、クロックジェネレータは、好ま
しくはプログラマブルカウンタ、例えば、水晶制御クロ
ック源のようなり四ツク源によりクロックされ、データ
列のクロック周期の4倍で動作する4段階カウンタが好
ましい。それにより、カウンタは、4段階カウンタに対
して1カウンタパルスを抑止して位相をりpツク周期の
1/4だけ事実上変えるか、あるいはカウンタに対して
余分のクロック出力を加えることにより位相を他の方向
に1クロック周期の1/4だけ位相を変えることのいず
れかによって位相を調節される。加えて。
しくはプログラマブルカウンタ、例えば、水晶制御クロ
ック源のようなり四ツク源によりクロックされ、データ
列のクロック周期の4倍で動作する4段階カウンタが好
ましい。それにより、カウンタは、4段階カウンタに対
して1カウンタパルスを抑止して位相をりpツク周期の
1/4だけ事実上変えるか、あるいはカウンタに対して
余分のクロック出力を加えることにより位相を他の方向
に1クロック周期の1/4だけ位相を変えることのいず
れかによって位相を調節される。加えて。
カウンタは、位相変化に実施するように予めプルグラム
できる。代わりに、クロックは、各々1ビツト速度の1
/4だけ時間的に分離され別個の出力線上から得られる
4位相選択可能なりロックとしてもよい。そのとき、判
断回路48aは、正しい位相を選択するため、第2図の
具体例のマルチプレクサを制御し得る。位相を変化させ
るための判断は、第2図の具体例と同様に、クロックの
変換とビット時間の中心間の誤差が線20上のクロック
と1/2ビツト遅延から得られた線54上の入力データ
列間の位相間の時間差の1/2を越えるときになすこと
ができる。このように、クロックの変換は、1ビツトの
/4の士/2の窓内で起こる。
できる。代わりに、クロックは、各々1ビツト速度の1
/4だけ時間的に分離され別個の出力線上から得られる
4位相選択可能なりロックとしてもよい。そのとき、判
断回路48aは、正しい位相を選択するため、第2図の
具体例のマルチプレクサを制御し得る。位相を変化させ
るための判断は、第2図の具体例と同様に、クロックの
変換とビット時間の中心間の誤差が線20上のクロック
と1/2ビツト遅延から得られた線54上の入力データ
列間の位相間の時間差の1/2を越えるときになすこと
ができる。このように、クロックの変換は、1ビツトの
/4の士/2の窓内で起こる。
換言すれば、不確定性は、2つの隣接するりpツク位相
間の時間差である。これは、純粋のディジタル位相固定
ループから得られる±1クロック計数値よりも相当よい
。
間の時間差である。これは、純粋のディジタル位相固定
ループから得られる±1クロック計数値よりも相当よい
。
第2図の具体例におけると同様に、出力回路30は、好
ましくはりpツク作動7リツプ70ツブである。りはツ
タジェネレータ18は、線20上のクロック出力を出力
フリップ70ツブに供給し、他方入力データ列は、線1
2から1IJ22を介して直接供給される。
ましくはりpツク作動7リツプ70ツブである。りはツ
タジェネレータ18は、線20上のクロック出力を出力
フリップ70ツブに供給し、他方入力データ列は、線1
2から1IJ22を介して直接供給される。
本発明のこの具体例においては、ビット速度の16倍ま
たは32倍に等しい周波数を有するサンプルクロックを
判断回路48mに供給する5段階カウンタが採用される
と他の能力を有する。このサンプルクワツクは線54上
で利用できる。
たは32倍に等しい周波数を有するサンプルクロックを
判断回路48mに供給する5段階カウンタが採用される
と他の能力を有する。このサンプルクワツクは線54上
で利用できる。
線12上の入力デー・夕がマンチェスタコードを使って
コード化される場合、クロック周波数はデータビット速
度の2倍である。何故ならば、マンチェスタコードの場
合、到来ビット列の性質をより忠実に決定するためには
、各ビットを2度サンプルすることが望ましいからであ
る。他の入力コード化法の場合、クロックは、入力のビ
ット速度で、またはコード化法に依存する他の周知のビ
ット速度で走行させることができる。
コード化される場合、クロック周波数はデータビット速
度の2倍である。何故ならば、マンチェスタコードの場
合、到来ビット列の性質をより忠実に決定するためには
、各ビットを2度サンプルすることが望ましいからであ
る。他の入力コード化法の場合、クロックは、入力のビ
ット速度で、またはコード化法に依存する他の周知のビ
ット速度で走行させることができる。
第4図を参照すると、この図に示されるように。
このデータ回復装置17:10は、1985年2月14
日付で出願され本発明のl受入に陰渡されたBahrお
よびHoganの米国特許出願に記載されたもののよう
なディジタル再生回路60とともに採用できる。それゆ
え、この出願の明細書も参照されたい。
日付で出願され本発明のl受入に陰渡されたBahrお
よびHoganの米国特許出願に記載されたもののよう
なディジタル再生回路60とともに採用できる。それゆ
え、この出願の明細書も参照されたい。
本発明の好ましい具体例であるこの2段階は、例えばク
ロックジェネレータ18から線2oを介して供給される
同じ基本的マスタフ四ツク周波数を使用しており、安定
で忠実な装置を維持する上において十分の利点を提供す
る。
ロックジェネレータ18から線2oを介して供給される
同じ基本的マスタフ四ツク周波数を使用しており、安定
で忠実な装置を維持する上において十分の利点を提供す
る。
本発明の開示された特定の具体例は、技術に精通したも
のであれば本発明の技術思想の範囲内において、追加、
削減、削除あるいはその他の変更が明らかであろう。
のであれば本発明の技術思想の範囲内において、追加、
削減、削除あるいはその他の変更が明らかであろう。
第1図は本発明のクロック回復装置の総括的ブロック図
、第2図はデータ路における遅延を採用したクロック回
復装置のより詳細なブロック図、第3図は複数の不連続
的位相出力を有するりpツクジェネレータを採用したク
ロック回復装置の詳細ブロック図、第4図はディジタル
再生器を第1図のクロック回復装置との関係において総
括的に示すブロック図である。 12:入力線 14:入力回路 16:位相比較回路 18:クロックジェネレータ 24:判断回路 30:出力回路 40:タップ付き遅延線 42:マルチプレクサ 46:低域フィルタ 48.48a:判断回路 52:5′2ビツト遅延線 代理人の氏名 倉 内 基 弘 同 風間弘志 FIG、I FIG、2 FIG、4
、第2図はデータ路における遅延を採用したクロック回
復装置のより詳細なブロック図、第3図は複数の不連続
的位相出力を有するりpツクジェネレータを採用したク
ロック回復装置の詳細ブロック図、第4図はディジタル
再生器を第1図のクロック回復装置との関係において総
括的に示すブロック図である。 12:入力線 14:入力回路 16:位相比較回路 18:クロックジェネレータ 24:判断回路 30:出力回路 40:タップ付き遅延線 42:マルチプレクサ 46:低域フィルタ 48.48a:判断回路 52:5′2ビツト遅延線 代理人の氏名 倉 内 基 弘 同 風間弘志 FIG、I FIG、2 FIG、4
Claims (9)
- (1) リング形式データ通信回路網において到来デー
タ列からディジタルデータ列を回復するためのクロック
回復装置において、クロック信号を出力するための固定
動作周波数を有するクロックジェネレータと、前記到来
データ列を受信するための手段と、該データ列と前記ク
ロック信号の位相を比較するための手段と、該位相比較
手段に応答して、前記データ列と前記クワツク信号の相
対的位相差が位相追跡基準を越えたとき、該位相差を不
連続的に変化させる位相選択手段と、前記クロックジェ
ネレータおよび前記受信手段に応答して、前記ディジタ
ルデータ列を発生する手段とを備えることを特徴とする
クロック回復装置。 - (2)前記クロックジェネレータが、前記位相選択手段
に応答して、複数の不連続位相の1つの位相を有するク
ロック信号を選択的に出力する手段を備える特許請求の
範囲第1項記載のクロック回復装置。 - (3)lttlクロックジェネレータが、予め設定可能
なプログラマブルカウンタを備える特許請求の範囲第2
項記載のクロック回復装置。 - (4)前記受信手段が、複数の出力タップを有するタッ
プ付きアナログ遅廷線を備えており、クロックジェネレ
ータのクロック周期の分数分だけ遅延された前記データ
列の複数の11写デ一タ列を供給する特許請求の範囲第
1項記載のクロック回復装置。 - (5)前記選択手段が、前記位相差を減するため前記遅
延複写列の中から選択するための手段を備える特許請求
の範囲第4項記載のクロック回復装M。 - (6) データ通信リング回路網において到来データ列
からクロックを回復するための装置において、固定周波
数クロック信号を出力するための手段を備え、不連続的
に調節可能な位相を有するクロツクジエネレータと、ク
ロック信号の位相を到来ビット列の位相と比較し、前記
ピッF列と前記クロック信号の位相の差を表わす信号を
出方する位相比較手段と、前記位相差信号に応答して、
前記クロックジェネレータから前記の不連続的位相の出
力クロックの1つを選択する位相選択手段と、前記デー
タ列と前記の選択されたりpツク信号に応答l、てディ
ジタルデータ列を発生するクロック手段とを備えること
を特徴とするクロック回復装置。 - (7)前記クロック手段が選択可能なプログラマブルカ
ウンタであり、前記選択手段が、前記位相比較手段に応
答して平均化された位相比較信号を出力する低域フィル
タと、該低域フィルタ出方に応答して、前記クロック信
号の不連続的位相を反復的に選択するためのスレッショ
ルド判断手段を備える特許請求の範囲第6項記載のクロ
ック回復装置。 - (8) 前記大刀データがマンチェスタ等級よす成す、
前記データ列と前記位相比較手段との間に挿入された−
1/2クロツク時の遅延手段を備え、前記クロック手段
が中央変換位置にて前記データ列を特徴とする特許請求
の範囲第7項記載のクロック回復装置。 - (9) データ通信リング回路網において到来データ列
からクロックを回復する装置において、固定周波数のク
ロック信号を出力するためのりpツク発生器と、前記デ
ータ列を受信し、クロックジェネレータクロック周期の
分数分に対応する分時間的に遅延されたデータ列を供給
するi数の遅延タップを有するタップ付き遅延線と、該
遅延されたデータ列から選択して、出力に前記の遅延さ
れたデータ列を供給する出力選択手段と、前記クロック
信号および前記の選択された遅延データ列間の相対的位
相差を発生する位相比較手段と、制御信号を前記出力選
択手段に供給して、位相差が予定された基準を越えたと
き位相差を減するための位相選択手段と、出力選択手段
からの選択されたデータ列とクロック信号に応答してデ
ィジタルデータ列を発生するクロック手段とを備えるク
ロック回復装置。 顛 前記出力選択手段が多重化回路であり、前記位相選
択手段が、複数のりpツクサイクルにわたり位相差を平
均する低域フィルタ手段と、この平均化された位相差が
予定された値を越えたとき選択された遅延線タップを変
更するためのスレッショルド手段を備える特許請求の範
囲第9項記載のクロック回復装置。 0υ 前記ディジタルデータ列を受信しクロックジェネ
レータに対して固定された周波数および位置で動作する
ディジタル再生器を備える特許請求の範囲第1.6また
は9項のいずれかに記載のクロック回復装置。 α4 前記クロックジェネレータが前記ディジタル再生
器に対してクロック信号を供給する特許請求の111′
4dM第11項記載のクロック回復装置。 0 リング形式データ通信回路において到来データ列か
らクロックを回復してディジタルデータ列を発生するク
ロック回復方法において、固定動作周波数でクリック信
号を発生し、クロック信号の位相をデータ列の位相と比
較し、前記到来データ列と前記クロック信号間の位相差
が選択された位相Fラッキング基準を越えたときその位
相差を不連続的に変更し、そして前記クロック信号を使
ってディジタルデータ列を発生することを含むことを特
徴とするり賞ツク回復方法。 a4 前記の不連続的変更段階が、データ列とクロック
信号間の位相差に応答してクロック信号の位相を選択的
かつ不連続的に変更することを含む特許請求の範囲第1
3項記載のりpツク回復方法。 (I9 前記の不連続的変更段階が、前記データ列を、
該データ列の逐次的に遅延された複写列を代表する複数
の出力タップを有する遅延線中に逼し、該データ列の遅
延された複写列の1つを選択することを含み、そして前
記1の゛隣接する遅延された複写列がクロック周期の分
数分に対応する時間互に遅延されている特許請求の範囲
第13項記載のクロック回復方法。 住Q 前記ディジタルデータ列をデータ再生装置に送り
、そして該ディジタル再生装置においてクロック信号を
使用することを含む特許請求の範囲#115.14また
は15項のいずれかに記載のり田ツク回復方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US57919884A | 1984-02-10 | 1984-02-10 | |
US579198 | 1984-02-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60182833A true JPS60182833A (ja) | 1985-09-18 |
Family
ID=24315964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60022125A Pending JPS60182833A (ja) | 1984-02-10 | 1985-02-08 | リング形式データ通信回路網におけるクロツク回復装置 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0153107A3 (ja) |
JP (1) | JPS60182833A (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4756010A (en) * | 1985-11-07 | 1988-07-05 | Motorola, Inc. | Asynchronous/synchronous data receiver circuit |
US4803704A (en) * | 1986-12-22 | 1989-02-07 | Tandberg Data A/S | Circuit arrangement for the recognition of impermissable phase errors in a phase locked loop |
GB2199470B (en) * | 1986-12-31 | 1991-01-30 | Racal Recorders Ltd | Electrical circuit arrangements |
EP0364451A1 (en) * | 1988-03-26 | 1990-04-25 | BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap | Synchronizing circuit |
KR910009808B1 (ko) * | 1989-06-13 | 1991-11-30 | 한국전기통신공사 | 디지틀 자동 위상 제어 리타이밍 회로 |
JP2536929B2 (ja) * | 1989-07-21 | 1996-09-25 | 富士通株式会社 | 位相整合回路 |
DE4019536A1 (de) * | 1990-06-19 | 1992-01-02 | Siemens Ag | Schaltung zur digitalen datenuebertragung |
JP2766941B2 (ja) * | 1990-09-28 | 1998-06-18 | 株式会社日立製作所 | クロック生成装置とデータ送受信装置及びその方法 |
DE19722114C2 (de) * | 1997-05-27 | 2003-04-30 | Bosch Gmbh Robert | Taktsignal-Bereitstellungsvorrichtung und -verfahren |
GB2330736B (en) * | 1997-10-24 | 2002-04-10 | Mitel Corp | Timing recovery with minimum jitter movement |
GB2336075B (en) * | 1998-03-30 | 2002-12-04 | 3Com Technologies Ltd | Method and apparatus for the phase alignment of data in high-speed parallel data buses using adjustable high frequency sampling clocks |
GB2336074B (en) * | 1998-03-30 | 2002-12-04 | 3Com Technologies Ltd | Method and apparatus for the phase alignment of data in high-speed parallel data buses using a multi-phase low frequency sampling clock |
GB9810843D0 (en) | 1998-05-21 | 1998-07-22 | 3Com Technologies Ltd | Method for storing data in network devices |
GB9824594D0 (en) | 1998-11-11 | 1999-01-06 | 3Com Technologies Ltd | Modifying tag fields in ethernet data packets |
GB2344030B (en) | 1998-11-17 | 2003-06-04 | 3Com Technologies Ltd | Credit-based scheme for high performance communication between devices in a packet-based communication system |
EP1075107A1 (en) * | 1999-08-06 | 2001-02-07 | STMicroelectronics S.r.l. | A bidirectional synchronous interface with single time base |
EP1076435A1 (en) | 1999-08-12 | 2001-02-14 | STMicroelectronics S.r.l. | A detector for detecting timing in a data flow |
GB2362289B (en) | 2000-05-10 | 2002-04-03 | 3Com Corp | Distributed multicast routing in packet-based communication network devices |
US7440511B2 (en) * | 2001-04-25 | 2008-10-21 | Texas Instruments Incorporated | Transmit filter |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4189622A (en) * | 1975-10-17 | 1980-02-19 | Ncr Corporation | Data communication system and bit-timing circuit |
US4119796A (en) * | 1976-11-01 | 1978-10-10 | Versitron, Inc. | Automatic data synchronizer |
FR2462825A1 (fr) * | 1979-07-27 | 1981-02-13 | Thomson Csf | Procede et dispositif pour la mise en phase d'une horloge locale |
FR2479620B1 (fr) * | 1980-03-28 | 1988-01-08 | Thomson Csf | Dispositif de synchronisation d'informations numeriques transmises par paquets et recepteur comportant un tel dispositif |
JPS5986385A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | サンプリングパルス生成回路 |
-
1985
- 1985-02-08 JP JP60022125A patent/JPS60182833A/ja active Pending
- 1985-02-08 EP EP85300856A patent/EP0153107A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0153107A2 (en) | 1985-08-28 |
EP0153107A3 (en) | 1987-02-04 |
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