JP3510362B2 - 半導体記憶装置 - Google Patents
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Description
し、特に、センスアンプ等の内部回路の高速化を図り、
アクセス時間を早くする半導体記憶装置に関する。 【0002】 【従来の技術】MOSトランジスタの駆動力は、ソース
・ドレイン間およびソース・ゲート間の電位差の大きさ
により変わってくる。すなわち、MOSトランジスタの
駆動力は、ソース・ドレイン間およびソース・ゲート間
の電位差が大きいときは強く、信号の立上げ、立下げの
時間も早い。また、MOSトランジスタの駆動力はソー
ス・ドレイン間およびソース・ゲート間の電位差が小さ
いときは弱く信号の立上げ、立下げの時間も遅い。した
がって、半導体記憶装置におけるMOSトランジスタを
含む内部回路の動作速度はMOSトランジスタのソース
・ドレイン間およびソース・ゲート間の電位差により変
わることになる。 【0003】以上のことを、半導体記憶装置の内部回路
としてnチャネルセンスアンプを例に説明する。 【0004】図18は、半導体記憶装置の一般的なnチ
ャネルセンスアンプの詳細を示す回路図である。 【0005】図18において、ビット線対BL、/BL
は直列に接続されたnチャネルトランジスタTr3、T
r4を通して、電気的に接続されている。そして、nチ
ャネルトランジスタTr3のゲートは/BL線に、nチ
ャネルトランジスタTr4のゲートはBL線に接続され
ている。nチャネルトランジスタTr3とTr4の中間
点、ノードN1はセンスドライブインSNからセンスア
ンプ作動信号S0をゲートに受けるnチャネルトランジ
スタTr5を介してGND線81に接続されている。 【0006】図19は、図18のnチャネルセンスアン
プの動作を説明するためのタイムチャートである。 【0007】図19(a)に示すようにロウアドレスス
トローブ信号/RASが「L」レベルに立下がった後、
図19(b)に示すロウアドレスによりワード線が活性
化され、図19(d)に示すようにメモリセル内の情報
がビット線に伝達され、図19(c)に示すように、セ
ンスアンプ作動信号S0が「H」レベルになる。すなわ
ち、図19に示すノードN1はnチャネルトランジスタ
Tr5によって、VSS(0V)レベルにされる。 【0008】ここで、ノードN1はnチャネルトランジ
スタTr3およびTr4のソースにあたり、ノードN1
のレベルが下がり、ビット線対BL,/BLの電位レベ
ルがノードN1に対してnチャネルトランジスタTr3
あるいはTr4のしきい値電圧分高くなったとき、nチ
ャネルトランジスタTr3あるいはTr4のどちらかが
オンしてセンス動作が始まる。 【0009】図19(d)に示すようにビット線BLに
微少電位が読出されているため、ノードN2の電位がノ
ードN1の電位よりしきい値電圧より高くなりnチャネ
ルトランジスタTr4がオンになる。 【0010】そして、ビット線/BLは図19(d)に
示すようにVSSレベルにされる。ここで、半導体記憶装
置の待機時においては、図19(d)に示すようにビッ
ト線対BL、/BLは1/2VCC(電源電位)にプリチ
ャージされているため、センスアンプの動作が始まると
きのノードN1とノードN3との電位差、すなわち、n
チャネルトランジスタTr4のソース・ドレイン間電位
差は1/2VCCとなる。 【0011】したがって、このようなnチャネルセンス
アンプでは、nチャネルトランジスタTr4のソース・
ドレイン間電位差1/2VCCおよびソース・ゲート間電
位差(ノードN2とノードN3との電位差)が大きけれ
ば、nチャネルトランジスタTr4の駆動力は強くな
り、nチャネルセンスアンプの動作が早くなる。 【0012】 【発明が解決しようとする課題】しかしながら、半導体
記憶装置の低電圧化などにより、nチャネルトランジス
タTr4のソース・ドレイン間電位差1/2VCCおよび
ソース・ゲート間電位差(ノードN2とノードN3との
電位差)の値が小さくなる場合があり、nチャネルセン
スアンプの動作速度も遅くなる。このため、半導体記憶
装置のアクセス時間が遅くなるという問題が生じてき
た。 【0013】以上のことは、nチャネルトランジスタT
r4のソースがGND線に接続される場合に限らず、ソ
ース・ドレイン間およびソース・ゲート間の電位差が小
さくなった場合に生じる問題である。 【0014】また、MOSトランジスタのソース・ドレ
イン間およびソース・ゲート間の電位差が小さくなるこ
とにより、MOSトランジスタの駆動力が弱くなるとい
う問題は、上述のセンスアンプに限らず半導体記憶装置
においてMOSトランジスタを備える他の内部回路につ
いても言えることであり、半導体記憶装置のアクセス時
間の遅れの原因となっている。 【0015】この発明は以上のような問題点を解決する
ためになされたもので、半導体記憶装置のセンスアンプ
などの内部回路の高速化を図り、半導体記憶装置のアク
セス時間を早くする半導体記憶装置を提供することを目
的とする。 【0016】 【0017】 【0018】 【0019】 【課題を解決するための手段】本発明の請求項1の半導
体記憶装置は、高電位を供給する高電位供給手段と、接
地電位以上の電位である低電位を供給する低電位供給手
段と、高電位供給手段と低電位供給手段との間に接続さ
れた、トランジスタ素子を備える内部回路と、低電位供
給手段と並列に接続され、作動信号に応じて低電位のレ
ベルをさらに低い電位レベルにするレベル低下手段と、
内部回路を作動させる内部回路作動信号を発生する前か
ら、レベル低下手段が所定時間、作動するように作動信
号の出力を制御する作動信号制御手段とを備える。 【0020】 【0021】内部回路は、選択されたメモリセルからビ
ット線に読出された微少電位差を増幅するための電位差
増幅手段である。 【0022】作動信号制御手段は、行アドレスストロー
ブ信号に基づく基本信号を遅延させて、内部信号を発生
する手段と、電位差増幅手段を作動させる前に内部回路
作動信号の遅延量を制御する遅延制御手段と、遅延制御
手段から発生する遅延信号と内部回路作動信号より早く
発生する内部信号とを比較した結果に応じて作動信号の
出力を制御する比較制御手段とを含む。 【0023】 【0024】 【0025】 【0026】 【0027】 【0028】 【0029】 【作用】請求項1の半導体記憶装置は、トランジスタ素
子を備える内部回路の低電位のラインを接地電位以上の
レベルに設定する。 【0030】さらに、請求項1の半導体記憶装置は、ト
ランジスタ素子を備える内部回路を作動させる内部回路
作動信号が発生する前から、所定時間、トランジスタ素
子を備える内部回路の低電位のラインのレベルをさらに
低いレベルにする。すなわち、トランジスタを備える内
部回路が動作する前に、低電位のラインに接続されたト
ランジスタ素子の第1電極の電位レベルをさらに低いレ
ベルにし、第1電極と第2電極および第1電極と制御電
極との間の電位差を大きくしておき、トランジスタ素子
の駆動力を強め、信号の立上げ、立下げを早くする。さ
らに、内部回路の作動による正電荷の流入に基づく低電
位のラインの電位レベルの大きな上昇を防ぐことができ
る。 【0031】 【0032】請求項1の半導体記憶装置は、センスアン
プなどの電位差増幅手段を構成するトランジスタ素子の
第1電極と第2電極および第1電極と制御電極との間の
電位差を大きくし、トランジスタ素子の駆動力を強め、
信号の立上げ、立下げを早くする。 【0033】請求項1の半導体記憶装置は、電位差増幅
手段を作動させる内部回路作動信号の遅延量により、レ
ベル低下手段がオフする時間を制御し、行アドレススト
ローブ信号に基づく基本信号の遅延量によりレベル低下
手段がオンする時間を制御する。 【0034】 【0035】 【0036】 【実施例】以下、本発明による半導体記憶装置について
図面を参照しながら説明する。 【0037】(第1の実施例)図1は、第1の実施例に
よる半導体記憶装置の全体構成を示す概略ブロック図で
ある。 【0038】図1において、半導体記憶装置は、外部電
源パッド1、電源降圧回路3、周辺回路5、メモリセル
アレイ7、低電位設定回路9および外部接地パッド11
からなる。 【0039】半導体記憶装置は、外部電源パッド1から
の外部電源電圧を電源降圧回路3により降圧して、内部
電源電圧として周辺回路5およびメモリセルアレイ7に
供給する。半導体記憶装置は、図示しないメモリセルの
サブスレショールド電流を抑えるために、低電位設定回
路9により、外部接地パッド11により供給される接地
電位より高い電位(BSG)を発生してメモリセルアレ
イ7に供給する。 【0040】図2は、図1のメモリセルアレイ7の内部
回路に接続された低電位設定回路9の一例の詳細を示す
回路図である。 【0041】図2において、内部回路13はMOSトラ
ンジスタを備え、図1に示すメモリセルアレイ7の電位
を決定することに関係する回路、たとえば、図示しない
ビット線の充放電回路(センスアンプ回路)、ハーフ電
源電圧回路であり、半導体記憶装置の全回路(特にワー
ド線駆動回路は含まない)ではない。低電位設定回路1
7はnチャネルトランジスタTr1、Tr2および作動
信号制御手段12からなり、図1に示す低電位設定回路
9の一例である。 【0042】内部回路13は接地電位より高い電位(B
SG)レベルを有するBSG線15に接続される。この
BSG線15には、nチャネルトランジスタTr1のゲ
ートとドレインが接続されるとともに、nチャネルトラ
ンジスタTr2のドレインが接続される。nチャネルト
ランジスタTr1、Tr2のそれぞれのソースは接地電
位VSSのラインに接続される。また、nチャネルトラン
ジスタTr2のゲートは作動信号制御手段12に接続さ
れる。 【0043】nチャネルトランジスタTr1は、そのし
きい値電圧Vthn 分だけ接地電位からBSG線15の電
位を高める。 【0044】図示しないセンスアンプなどの内部回路1
3の動作のために消費された電流はBSG線15に流込
む。そして、BSG線15の電位レベルが浮く。この浮
きを防止するためセンスアンプなどの内部回路13の作
動と同時に信号φをnチャネルトランジスタTr2のゲ
ートに与え、BSG線15に流れ込む電流をnチャネル
トランジスタTr2により放電する。 【0045】次に、内部回路13としてnチャネルセン
スアンプを例にに挙げて、図2の低電位設定回路17の
動作について詳しく説明する。 【0046】図3は、nチャネルセンスアンプの詳細を
示す回路図である。図3において、ビット線対BL、/
BLは直列に接続されたnチャネルトランジスタTr
3、Tr4を通して、電気的に接続されている。そし
て、Tr3のゲートは/BL線に、Tr4のゲートはB
L線に接続されている。Tr3とTr4の中間点、ノー
ドNはセンスドライブインSNからセンスアンプ作動信
号S0をゲートに受けるnチャネルトランジスタTr5
を介してBSG線15に接続されている。なお、BSG
線15には、低電位設定回路17が接続されている。 【0047】図4は図2の低電位設定回路17および図
3のnチャネルセンスアンプの動作を説明するためのタ
イムチャートである。図4(a)に示すように、ロウア
ドレスストローブ信号/RASが「H」レベルになって
いるスタンバイ時には、差動信号制御手段12からの信
号φは、図4(d)に示すように「L」レベルになって
いる。そして、ロウアドレスストローブ信号/RASが
「L」レベルに立下がった後、図4(b)に示すロウア
ドレスによりワード線が活性化され、図4(e)に示す
ようにメモリセル内の情報がビット線に伝達され、図4
(c)に示すように、センスアンプ作動信号S0が
「H」レベルになる。すなわち、図3に示すノードNは
nチャネルトランジスタTr5によって、BSGレベル
になる。 【0048】そして、ノードNはnチャネルトランジス
タTr3およびTr4のソースに当たり、ノードNのレ
ベルが下がりビット線対のレベルがノードNに対してn
チャネルトランジスタTr3あるいはTr4のしきい値
電圧分高くなったとき、nチャネルトランジスタTr3
あるいはTr4のどちらかがオンしてセンス動作が始ま
る。 【0049】図4(d)に示すようにビット線BLに微
少電位が読出されているためnチャネルトランジスタT
r4がオンする。そして、ビット線/BLは、図4
(e)に示すようにBSGレベルにされる。 【0050】このため、大電流がBSG線15に流込
む。したがって、図2に示すnチャネルトランジスタT
r2がBSG線15に接続されていなければ図4(f)
の点線pに示すようにBSG線15の電位が浮上る。 【0051】すなわち、作動信号制御手段12により、
図4(d)に示すように信号φが、センスアンプ作動信
号S0に同期して立上げられ、それに応じてnチャネル
トランジスタTr2がオンし、BSG線15の電位レベ
ルをBSGレベルに引こうとする。 【0052】これにより、図4(f)の実線で示すよう
にBSG線15の電位レベルの浮上がりを抑えることが
できる。 【0053】しかし、図3に示すnチャネルセンスアン
プのノードNは接地レベル(Vssレベル)でなくBS
Gレベルのためビット線のプリチャージレベルからの電
位差が小さく、nチャネルトランジスタTr4の駆動力
が弱く、nチャネルセンスアンプの動作が遅くなる。さ
らに、BSG線15の電位レベルの浮きが防止されたと
いっても、図4(f)に示すように浮きは完全には0に
はならずBSG線のレベルは、ΔV1 だけ浮上がってし
まう。このため、図3に示すnチャネルセンスアンプの
ノードNは、BSGレベルよりΔV1 だけ高いレベルに
浮くことになり、さらにnチャネルセンスアンプの動作
が遅くなる。 【0054】そこで、nチャネルトランジスタTr2に
より、BSG線15の電位レベルをBSGレベルに引こ
うとするのではなく、図4(g)に示すように、BSG
レベルよりさらに低い電位レベルに引く。 【0055】以上のように第1の実施例では、図3のn
チャネルセンスアンプのノードNは、BSGレベルに引
かれるのではく、センスアンプ作動信号S0と同期し
て、もっと低い接地電位VSSに近いレベルに引かれる。 【0056】その結果、ノードNとビット線のプリチャ
ージレベルとの電位差が大きく、nチャネルトランジス
タTr4の駆動力も強いため、nチャネルセンスアンプ
の動作も速くなる。 【0057】さらに、BSG線15の電位レベルの浮き
は起こるが、浮き(ΔV)が生じるときのレベルがBS
Gレベルではなく接地電位VSSに近い低いレベルである
ため、BSGレベルから見た電位レベルの浮き(Δ
V2 )はBSGレベルに引こうとする場合の浮き(ΔV
1 )に比べ小さくなる。すなわち、BSGレベルへの完
全復帰までの時間も短く、nチャネルセンスアンプの高
速化を図ることができる。 【0058】以上は、内部回路の例としてBSG線に接
続されるnチャネルセンスアンプについて説明したが、
BSG線ではなく、GND線に接続されている場合で
も、nチャネルセンスアンプの動作と同時に(センスア
ンプ作動信号S0と同期して)、GND線の電位レベル
より低い電位VBBレベル近くまでGND線の電位を下げ
ることによりnチャネルセンスアンプの動作の高速化を
図ることができる。 【0059】(第2の実施例)第2の実施例による半導
体記憶装置の全体構成は、第1の実施例における図1の
半導体記憶装置と同様である。 【0060】また、第2の実施例による半導体記憶装置
の低電位設定回路(図1の低電位設定回路9に相当)の
構成は、第1の実施例における図2の低電位設定回路1
7と同様である。 【0061】以下、図1の半導体記憶装置および図2の
低電位設定回路17は、それぞれ第2の実施例による半
導体記憶装置および低電位設定回路として説明する。 【0062】図2の内部回路13として、図3のnチャ
ネルセンスアンプを例に、図2の低電位設定回路17の
動作について説明する。 【0063】第1の実施例では、図2の作動信号制御手
段12により、信号φをセンスアンプ作動信号S0と同
期して立上げたが、第2の実施例では、図2の作動信号
制御手段12により、信号φをセンスアンプ作動信号S
0より所定時間だけ早く立上げることにより、nチャネ
ルトランジスタTr2によりBSG線15の電位を予め
接地電位近くまで下げる。 【0064】図5は、信号φをセンスアンプ作動信号S
0より早く立上げた場合の図2の低電位設定回路17の
動作を説明するためのタイムチャートである。 【0065】図5(a)に示すように、ロウアドレスス
トローブ信号/RASが「L」レベルに立下がった後、
図5(b)に示すようにセンスアンプ作動信号S0が
「H」に立上がる。図5(c)に示すように信号φは時
間tだけ早くセンスアンプ作動信号S0より立上がり、
図5(d)に示すようにBSG線15の電位はBSGレ
ベルから接地電位VSS近くまで下げられる。すなわち、
BSG線15の電位レベルがBSGレベルより下がった
後に図3のnチャネルセンスアンプが作動し始める。 【0066】このように、図3のnチャネルセンスアン
プのノードNはBSGレベルに引かれるのではなく、n
チャネルセンスアンプが作動する前に、もっと低い接地
電位VSSに近いレベルに引かれるためノードNとビット
線のプリチャージレベルとの電位差が大きく、nチャネ
ルトランジスタTr4の駆動力も強いため、確実に、第
1の実施例より、さらにnチャネルセンスアンプの動作
も早くなる。 【0067】また、BSG線15の電位レベルの浮きは
起こるが、浮き(ΔV)が生じるときのレベルがBSG
レベルではなく接地電位VSSに近い低いレベルであるた
め、BSGレベルから見た電位レベルの浮き(ΔV3 )
はBSGレベルに引こうとする場合の浮き(図4(f)
のΔV1 )に比べ小さくなる。すなわち、BSGレベル
への完全復帰までの時間も短く、nチャネルセンスアン
プの高速化を図ることができる。 【0068】図6は図2の信号φをセンスアンプ作動信
号S0より早く立上げるための作動信号制御手段の一例
を示す回路図である。 【0069】図6(a)において、作動信号制御手段
は、行アドレスストローブ信号に基づく基本信号ZRX
Tを図示しない複数のインバータからなる遅延段19に
より遅延させ、信号Aを得る。さらに作動信号制御手段
は、基本信号ZRXTを図示しない複数のインバータか
らなる2つの遅延段19、21により遅延させ、遅延信
号ZRXDを得る。インバータ23、25、27、2
9、31および33は、信号Aおよび遅延信号ZRXD
の波形を正すためのものである。 【0070】図6(b)において、遅延信号ZRXD
は、3つのインバータ35、37、39により遅延され
センスアンプ作動信号S0にされる。 【0071】図6(c)において、信号Aは、3つのイ
ンバータ41、43、45により遅延され、信号AAA
にされる。 【0072】図6(d)において、センスアンプ作動信
号S0が遅延段47により遅延された信号S0Dは、信
号AAAとともにNOR回路49に入力される。そし
て、NOR回路49の出力は2つのインバータ51によ
り波形が正され、nチャネルトランジスタTr2のゲー
トに入力される信号φにされる。 【0073】図7は、図6の作動信号制御手段の動作を
説明するためのタイムチャートである。 【0074】図7において、作動信号制御手段は、図7
(a)に示す基本信号ZRXTを遅延させ、図7(b)
に示す信号AAA、図7(c)に示すセンスアンプ作動
信号S0および図7(d)に示す信号S0Dを作る。 【0075】そして、センスアンプ作動信号S0を遅延
した信号S0Dが「L」レベルで、かつ信号AAAも
「L」レベルのとき、図6のNOR回路49により、図
7(e)に示すように信号φが「H」レベルにされる。
すなわち、センスアンプが作動する前に、図2のnチャ
ネルトランジスタTr2がオンになり、BSG線15の
電位を下げる。 【0076】次に、センスアンプ作動信号S0を遅延し
た信号S0Dが「H」レベルでかつ、信号AAAが
「L」レベルのとき図6のNOR回路49により、図7
(e)に示すように、信号φが「L」レベルにされる。
すなわち、図2のnチャネルトランジスタTr2はオフ
する。なお、nチャネルトランジスタTr2の動作時間
の制御は、図6の遅延段47により、センスアンプ作動
信号S0を遅延した信号S0Dの立上げ時間をコントロ
ールすることにより行なう。 【0077】図8は、図1の低電位設定回路9の他の例
を示す回路図である。図8において、図1の低電位設定
回路9の一例である低電位設定回路52は、BSG線1
5のレベルとほぼ同じレベルの電圧を発生する基準電位
発生回路53と、この基準電位とBSG線15のレベル
とを比較する差動増幅器55と、この差動増幅器55の
出力を受けるnチャネルトランジスタTr6とを含む。
他の構成は図2の低電位設定回路17と同様である。 【0078】nチャネルトランジスタTr6のゲートは
差動増幅器55の出力に接続され、そのドレインはBS
G線15に接続され、そのソースは接地電源VSSに接続
される。そして、基準電位発生回路53から出力される
基準電位よりもBSG線15のレベルが高ければ、差動
増幅器55から「H」レベル信号がnチャネルトランジ
スタTr6のゲートに与えられる。これに応じて、nチ
ャネルトランジスタTr6は導通し、BSG線15の電
位を放電する。BSG線15の電位が基準電位よりも低
くなれば、差動増幅器55から「L」レベルの信号が出
力され、nチャネルトランジスタTr6による放電は停
止される。他の動作は、図2の低電位設定回路17と同
様である。 【0079】図9は図8の差動増幅器55の一例を示す
回路図である。図9において差動増幅器は、pチャネル
トランジスタTr7、Tr8およびnチャネルトランジ
スタTr9、Tr10によって構成されている。pチャ
ネルトランジスタTr7、Tr8のドレインは電源VCC
に接続されている。pチャネルトランジスタTr7のゲ
ートおよびソースは、nチャネルトランジスタTr9の
ドレインに接続される。nチャネルトランジスタTr9
のソースは接地され、ゲートはBSG線15に接続され
る。pチャネルトランジスタTr8のゲートはnチャネ
ルトランジスタTr9のドレインに、ソースはnチャネ
ルトランジスタTr10のドレインに接続される。nチ
ャネルトランジスタTr10のゲートは基準電位発生回
路53に、ソースは接地される。ノードNO はnチャネ
ルトランジスタTr6のゲートに接続される。 【0080】図10は差動増幅器55の他の例を示す回
路図である。図10において、差動増幅器はスタンバイ
期間中、差動増幅器で消費する電流をカットするため、
アクティブ信号φA で制御されるnチャネルトランジス
タTr11を設けている。その他の差動増幅器の構成は
図9の差動増幅器の構成と同様である。 【0081】図11は図8から図10に示す基準電位発
生回路53の一例を示す回路図である。 【0082】図11において基準電位発生回路は定電流
源18および抵抗体22を備える。定電流源18は電源
VCCと抵抗体22との間に接続される。そして、抵抗体
22の他端は接地されており、抵抗体22に常に一定電
流を流すことによって一定の基準電位VREF を発生させ
る。ただし、定電流源18にはいろいろな回路が既に知
られており、特に記述しない。また、抵抗体22として
材料や素子がいろいろ知られているがここでは特に記述
しない。 【0083】図12は図1の低電位設定回路9の他の例
を示す回路図である。図12において、図1の低電位設
定回路9の一例である低電位設定回路57は、nチャネ
ルトランジスタTr2の動作によるBSG線15の電位
の下がりすぎを防止するため、クランプ回路59をBS
G線15に接続したものである。クランプ回路59は基
準電位発生回路61と、基準電位発生回路61が発生す
る基準電位とBSG線15の電位とを比較する差動増幅
器63と、この差動増幅器63の出力をゲートに受けて
BSG線15に電位を供給するためのnチャネルトラン
ジスタTr12とを含む。nチャネルトランジスタTr
12のゲートは作動増幅回路63の出力に、ドレインは
電源電位VCCに、ソースはBSG線15に接続される。
なお、差動増幅器63はBSG線15の電位レベルが下
がりすぎたのを検知して、nチャネルトランジスタTr
12をオンさせる。その他の構成および動作は図2の低
電位設定回路17と同様である。 【0084】図13は図1の低電位設定回路9の他の例
を示す回路図である。図13において図1の低電位設定
回路9の一例である低電位設定回路65は、BSG線1
5の電位が下がりすぎたときの補償のため、サステイン
回路67を設けたものである。サステイン回路67は、
BSG線15に接続される。そして、サステイン回路6
7は発振器69とポンピング回路71とを含み、発振器
69で発振された発振信号に応じてポンピング回路71
は電源電圧VCCを断続的にBSG線15に供給する。そ
の他の構成および動作は図2の低電位設定回路17と同
様である。 【0085】図14は図1の低電位設定回路9の他の例
を示す回路図である。図14において図1の低電位設定
回路9の一例である低電位設定回路73は、図8の低電
位設定回路52に図12のクランプ回路59を設けたも
のである。 【0086】低電位設定回路73の動作は、図8および
図12の説明と同様である。図15は図1の低電位設定
回路9の他の例を示す回路図である。 【0087】図15において図1の低電位設定回路9の
一例である低電位設定回路75は図14の低電位設定回
路73のクランプ回路59の代わりに図13のサステイ
ン回路67を設けたものである。低電位設定回路75の
動作は図14および図13の説明と同様である。 【0088】以上のように、第2の実施例においては、
nチャネルトランジスタTr2のゲートに内部回路13
が作動する所定時間前に信号φを与えることによりnチ
ャネルトランジスタTr2をオンさせBSG線15の電
位を接地電位近くまで引く。 【0089】その結果、内部回路として図3に示すnチ
ャネルセンスアンプを考える場合に、ノードNの電位は
BSGレベルに引かれるのではなく、nチャネルセンス
アンプが作動する所定時間前に、もっと低い接地電位に
近いレベルに引かれるため、ノードNとビット線BL、
/BLとの電位差が大きくnチャネルセンスアンプの動
作も、確実に、第1の実施例より、さらに速くなる。 【0090】また、nチャネルセンスアンプの作動によ
るBSG線15への正電荷の流入によるBSG線の電位
レベルの浮きは小さくなり、BSGレベルへの完全復帰
までの時間も短く、センスアンプの動作の高速化を図る
ことができる。これにより、半導体記憶装置のアクセス
時間が早くなる。 【0091】以上は、内部回路の例としてBSG線に接
続されるnチャネルセンスアンプについて説明したが、
BSG線ではなく、GND線に接続されている場合で
も、nチャネルセンスアンプの動作前にGND線の電位
レベルより低い電位VBBレベル近くまでGND線の電位
を下げることによりnチャネルセンスアンプの動作の高
速化を図ることができる。 【0092】以上の実施例では、内部回路が作動する前
に信号φにより内部回路に接続されている低電位のライ
ンのレベルをさらに低い電位レベルにするが、内部回路
の動作に同期して、低電位のラインの電位レベルをさら
に低いレベルにすることもできる。この場合は、第1の
実施例と同様の効果を奏する。 【0093】(第3の実施例)まず、この発明の第3の
実施例の背景として、一般的なワード線駆動回路につい
て説明する。 【0094】図16は、一般的なワード線駆動回路の詳
細を示す回路図である。図16においてワード線駆動回
路はpチャネルトランジスタTr13およびnチャネル
トランジスタTr14からなる。pチャネルトランジス
タTr13はドレインが昇圧電源VPP、ソースがnチャ
ネルトランジスタTr14のドレインに接続れ、ゲート
にワード線活性化信号WDを受ける。nチャネルトラン
ジスタTr14はソースが接地電位に接続され、ゲート
にワード線活性化信号WDを受ける。 【0095】次に動作について説明する。ワード線活性
化信号WDが「H」から「L」になると、信号WLは
「H」(VPPレベル)へ立上がる。これによりワード線
が活性化され、センスアンプが動作する。そして、セン
スアンプの動作のあとワード線活性化信号WDが「H」
レベルになり、信号WLは「L」へ立下がる。 【0096】図17は本発明の第3の実施例における半
導体記憶装置のワード線駆動回路の詳細を示す回路図で
ある。 【0097】図17において、ワード線駆動回路は、図
16のワード線駆動回路にスイッチ回路77および作動
信号制御手段12を設けたものである。スイッチ回路7
7はnチャネルトランジスタTr15、インバータ79
およびnチャネルトランジスタTr16からなる。nチ
ャネルトランジスタTr15のドレインはワード線駆動
回路のnチャネルトランジスタTr14のソースに接続
され、ソースは、接地電位より低い電源Vbbに接続さ
れ、ゲートに作動信号制御手段12からのスイッチ信号
φcを受ける。nチャネルトランジスタTr16はドレ
インがワード線駆動回路のnチャネルトランジスタTr
14のソースに、ソースが接地電源に接続され、ゲート
にインバータ79を介してスイッチ信号φcを受ける。 【0098】次に動作について説明する。ワード線への
出力信号WLを「L」レベルへ下げる前に(ワード線活
性化信号を「H」レベルに立上げる前に)、スイッチ信
号φcによって、ワード線駆動回路のnチャネルトラン
ジスタTr14のソースを接地電源から接地電位より低
い電位を供給する電源Vbbに接続する。 【0099】そして、ワード線活性化信号WDが「H」
レベルになって信号WLを「L」レベルにするとき、n
チャネルトランジスタTr14のソースを接地電位では
なくそれよりも低い電位に下げようとする。なお、所定
期間後、スイッチ信号φcによりワード線駆動回路のn
チャネルトランジスタTr14のソースを接地電位に切
換える。以上の結果、第3の実施例によれば、出力信号
WLの立下げ時におけるnチャネルトランジスタTr1
4のドレインとソース間およびソースとゲート間の電位
差が大きいため信号WLの立下げの高速化、すなわち、
ワード線駆動回路の高速化を図ることができる。これに
より、半導体記憶装置のアクセス時間を早くすることが
できる。 【0100】 【0101】 【0102】 【0103】 【0104】 【0105】 【0106】 【発明の効果】請求項1の半導体記憶装置は、トランジ
スタ素子を備える内部回路の低電位のラインを接地電位
以上の電位に設定する。さらに、請求項1の半導体記憶
装置は、トランジスタ素子を備える内部回路を作動させ
る前から内部回路の低電位のラインのレベルをさらに低
いレベルにしトランジスタ素子の駆動力を強めるととも
に、内部回路の作動による正電荷の流入に基づく低電位
のラインの電位レベルの大きな上昇を防止することがで
きる。 【0107】その結果、請求項1の半導体記憶装置は、
サブスレッショールド電流を低減するための低電位のレ
ベルを接地電位より高くしている場合でも、確実に、内
部回路の動作の高速化を図ることができ、アクセス時間
を早くすることができる。 【0108】 【0109】 【0110】請求項1の半導体記憶装置は、センスアン
プなどの電位差増幅手段のトランジスタ素子の駆動力を
強める。 【0111】その結果、請求項1の半導体記憶装置は、
確実に、センスアンプなどの電位差増幅手段の動作の高
速化を図ることができ、アクセス時間を早くすることが
できる。 【0112】請求項1の半導体記憶装置は、内部回路作
動信号の遅延量および行アドレスストローブ信号に基づ
く基本信号の遅延量によりレベル低下手段のオン・オフ
を制御する。 【0113】その結果、容易にレベル低下手段の動作を
制御することができる。 【0114】 【0115】 【0116】
の全体構成を示す概略ブロック図である。 【図2】 本発明の第1の実施例による半導体記憶装置
の内部回路に接続された低電位設定回路の詳細を示す回
路図である。 【図3】 半導体記憶装置のBSG線に接続された一般
的なnチャネルセンスアンプの詳細を示す回路図であ
る。 【図4】 図2の低電位設定回路および図3のnチャネ
ルセンスアンプの動作を説明するためのタイムチャート
である。 【図5】 本発明の第2の実施例における、半導体記憶
装置の内部回路の作動前に信号φを立上げる場合の低電
位設定回路の動作を説明するためのタイムチャートであ
る。 【図6】 本発明の第2の実施例における、半導体記憶
装置の内部回路が作動する前に信号φを立上げるための
作動信号制御手段の一例を示す回路図である。 【図7】 本発明の第2の実施例における図6の作動信
号制御手段の動作を説明するためのタイムチャートであ
る。 【図8】 本発明の第2の実施例による半導体記憶装置
の内部回路に接続された低電位設定回路の他の例を示す
回路図である。 【図9】 本発明の第2の実施例による差動増幅器の一
例を示す回路図である。 【図10】 本発明の第2の実施例による差動増幅器の
他の例を示す回路図である。 【図11】 本発明の第2の実施例による図8から図1
0の基準電位発生回路の一例を示す回路図である。 【図12】 本発明の第2の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図13】 本発明の第2の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図14】 本発明の第2の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図15】 本発明の第2の実施例による半導体記憶装
置の内部回路に接続された低電位設定回路の他の例を示
す回路図である。 【図16】 一般的なワード線駆動回路の詳細を示す回
路図である。 【図17】 本発明の第3の実施例によるワード線駆動
回路の詳細を示す回路図である。 【図18】 半導体記憶装置のGND線に接続された一
般的なnチャネルセンスアンプの詳細を示す回路図であ
る。 【図19】 図18のnチャネルセンスアンプの動作を
説明するためのタイムチャートである。 【符号の説明】 1 外部電源パッド、3 電源降圧回路、5 周辺回
路、7 メモリセルアレイ、9,17,52,57,6
5,73,75 低電位設定回路、11 外部接地パッ
ド、12 作動信号制御手段、13 内部回路、15
BSG線、18定電流源、19,21,47 遅延段、
22 抵抗体、23〜45,51,79インバータ、4
9 NOR回路、53,61 基準電位発生回路、59
クランプ回路、55,63 差動増幅器、67 サス
テイン回路、69 発振器、71 ポンピング回路、7
7 スイッチ回路、81 GND線。
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 半導体記憶装置であって、 高電位を供給する高電位供給手段と、 接地電位以上の電位である低電位を供給する低電位供給
手段と、 前記高電位供給手段と前記低電位供給手段との間に接続
された、トランジスタ素子を備える内部回路と、 前記低電位供給手段と並列に接続され、作動信号に応じ
て前記低電位のレベルをさらに低い電位レベルにするレ
ベル低下手段と、 前記内部回路を作動させる内部回路作動信号を発生する
前から、前記レベル低下手段が所定時間、作動するよう
に前記作動信号の出力を制御する作動信号制御手段とを
備え、 前記内部回路は、選択されたメモリセルからビット線に
読出された微少電位差を増幅するための電位差増幅手段
であり、 前記作動信号制御手段は、行アドレスストローブ信号に
基づく基本信号を遅延させて、内部信号を発生する手段
と、 前記電位差増幅手段を作動させる前に前記内部回路作動
信号の遅延量を制御する遅延制御手段と、 前記遅延制御手段から発生する遅延信号と前記内部回路
作動信号より早く発生する前記内部信号とを比較した結
果に応じて前記作動信号の出力を制御する比較制御手段
とを含む 、半導体記憶装置。
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