以下、図面を参照して本発明の実施形態について詳細に説明する。
<表示装置の全体概要>
図1および図1Aは、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図1はCOG実装技術(詳細は後述する)により画素アレイ部が搭載されたガラス基板上に制御部用の半導体チップを直接実装するCOG搭載構成の場合を示し、図1Aは表示パネル部には画素アレイ部を搭載し、それとは別基板(たとえばフレキシブル基板)上に制御部を搭載する周辺回路パネル外配置構成の場合を示す。
ここで示す構成例では、たとえば画素の表示素子(電気光学素子、発光素子)として電流駆動型の素子である有機EL素子を、また能動素子として薄膜トランジスタ(TFT;Thin Film Transistor)をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機EL素子を形成してなるアクティブマトリクス型有機ELディスプレイ(以下「有機EL表示装置」と称する)に適用した場合を例に採って説明する。
薄膜トランジスタとしては、大別すると、能動領域であるチャネル層を構成する半導体の種別によって、たとえば、非晶質シリコンからなるアモルファスシリコンTFT、微結晶シリコン(ナノ結晶シリコン)からなる微結晶シリコンTFT、多結晶シリコンからなる低温ポリシリコンTFT(無アルカリガラス基板)あるいは高温ポリシリコンTFT(石英ガラス基板)があるし、また、これらの組合せでチャネル層を2層構造にする仕組みも考えられている(参考文献1〜4を参照)。その種別によって、たとえば閾値電圧Vthや移動度μの大きさや素子ばらつきや経時的な安定性などの素子特性に相違があるが、本実施形態では、画素アレイ部102やその周辺部の全てに、チャネル層を構成する半導体には、閾値電圧Vthのばらつき(面内の均一性)や経時的な安定性が比較的良好で、またアモルファスシリコンTFTよりも大きな移動度が得られる微結晶シリコンTFTで、かつゲート電極が基板側に配されたボトムゲート構造のものを適用する例で説明する。
参考文献1:特開平10−242052号公報
参考文献2:特開2007−5508号公報
参考文献3:特開2007−35964号公報
参考文献4:鵜飼育弘、“薄膜トランジスタ技術のすべて−構造,特性,製造プロセスから次世代TFTまで−”、初版、日本、工業調査会、2007年10月25日、特にp74〜88
表示装置1は、様々な電子機器、たとえば半導体メモリやミニディスク(MD)やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像(映像)として表示するあらゆる分野の電子機器の表示部に利用できる。
なお、以下の全体構成の説明においては、画素の表示素子として有機EL素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機EL素子に限らない。一般的に電流駆動で発光する電気光学素子の全てに、後述する全ての実施形態が同様に適用できるし、電流駆動に限らず、電圧駆動で発光する電気光学素子の全てにも、後述する全ての実施形態が同様に適用できる。
図1や図1Aに示すように、表示装置1は、複数の表示素子としての有機EL素子(図示せず)を持った画素回路(画素とも称される)Pが表示アスペクト比である縦横比がX:Y(たとえば9:16)の有効映像領域を構成するように配置された画素アレイ部102を主要部に備える表示パネル部100と、この表示パネル部100を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部(いわゆるタイミングジェネレータ)200と、映像信号処理部220を備えている。駆動信号生成部200と映像信号処理部220とは、1チップのIC(Integrated Circuit;半導体集積回路)に内蔵され、本例では、表示パネル部100の外部に配置されている。
図1に示すCOG搭載構成の場合、表示パネル部100は、基板101の上に、画素回路Pがn行×m列のマトリクス状に配列された画素アレイ部102が配置され、さらに画素回路Pを垂直方向に走査する垂直駆動部103、画素回路Pを水平方向に走査する水平駆動部(水平セレクタあるいはデータ線駆動部とも称される)106がCOG実装技術により搭載され、さらに、外部接続用の端子部(パッド部)108が表示パネル部100の一辺の端部に配置されている。なお、必要に応じて、各駆動部103,106と外部回路とのインタフェースをとるインタフェース(IF)部がCOG実装技術により搭載されることもある。
垂直駆動部103としては、たとえば、書込走査部(ライトスキャナWS;Write Scan)104や電源供給能力を有する電源スキャナとして機能する駆動走査部(ドライブスキャナDS;Drive Scan)105を有する。画素アレイ部102は、一例として、図示する左右方向の一方側もしくは両側から書込走査部104および駆動走査部105で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部106で駆動されるようになっている。
垂直駆動部103(書込走査部104および駆動走査部105)と水平駆動部106とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部109が構成され、画素アレイ部102の画素回路Pを駆動する駆動回路として機能するようになっている。
図示した垂直駆動部103および対応する走査線の構成は、画素回路Pが後述する本実施形態の2TR構成の場合に適合させて示したものであるが、画素回路Pの構成によっては、その他の走査部および走査線が設けられることもある。
また、表示パネル部100上には、さらに、垂直駆動部103および水平駆動部106のそれぞれについて、周辺回路部140の一例として、保護回路142およびテストスイッチ回路144が搭載可能となっている。保護回路142とテストスイッチ回路144を纏めて付加回路148と称する。保護回路142としては、垂直駆動部103用の保護回路142Vと水平駆動部106用の保護回路142Hが走査線ごとに設けられ、テストスイッチ回路144としては垂直駆動部103用のテストスイッチ回路144Vと水平駆動部106用のテストスイッチ回路144Hが走査線ごとに設けられている。
保護回路142V,140Hおよびテストスイッチ回路144V,142Hは、COG実装技術ではなく、画素アレイ部102のTFTを生成する工程にて同時に各TFTを生成する仕組み(TFT一体構成)にて作り込まれている。なお、本実施形態においては、発明課題との関係から、保護回路142V(垂直駆動部103用),140H(水平駆動部106用)を備えることは必須ではない。
ここで、付加回路148として保護回路142やテストスイッチ回路144を設けることの意義について説明すると以下の通りである。先ず、製品形態としては、画素アレイ部102と制御部109とを同一のガラス基板上に搭載した表示パネル部100と駆動信号生成部200や映像信号処理部220を別体とする形態(パネル上配置構成と称する)や、表示パネル部100には画素アレイ部102を搭載し、それとは別基板(たとえばフレキシブル基板)上に制御部109や駆動信号生成部200や映像信号処理部220などの周辺回路を搭載する形態(周辺回路パネル外配置構成と称する)が考えられる。
また、画素アレイ部102と制御部109とを同一のガラス基板(基板101)上に搭載して表示パネル部100を構成するパネル上配置構成の場合、画素アレイ部102のTFTを生成する工程にて同時に制御部109(必要に応じて駆動信号生成部200や映像信号処理部220も)用の各TFTを生成する仕組み(TFT一体構成と称する)と、COG(Chip On Glass )実装技術により画素アレイ部102が搭載された基板101上に制御部109(必要に応じて駆動信号生成部200や映像信号処理部220も)用の半導体チップを直接実装する仕組み(COG搭載構成と称する)が考えられる。
周辺回路パネル外配置構成やCOG搭載構成(纏めて制御部後付け構成とも称する)では、画素アレイ部102と制御部109とが別体である時点が存在する。画素アレイ部102と制御部109を接続しないと、画表示を行なうことができないために、画素アレイ部102の各画素の欠陥(TFTの短絡や開放)や走査線の欠陥(断線や隣接する走査線との接触)などの検査を行なうことができない。
このため、制御部後付け構成を採る場合、画素アレイ部102の周辺部に、制御部109を画素アレイ部102に接続せずに画素アレイ部102の各画素や走査線の検査を行なうことを目的として、画素アレイ部102の外部から各走査線にテスト信号を供給可能とするテストスイッチ回路144を設けて簡易点灯検査を行なうのである。
テストスイッチ回路144としては様々な構成が考えられるが、たとえば、静電気保護用の保護回路142とテストスイッチ回路144とを別の回路素子で構成する仕組みと、保護回路142の回路素子をテスト信号を走査線に供給するテストスイッチ回路144を構成するスイッチ素子として兼用するようにした保護&テストスイッチ回路とする仕組みが考えられる(詳細は後述する)。なお、保護回路142は、制御部後付け構成では、画素アレイ部102と制御部109とが別体である時点が存在するので、完成品にする過程で画素アレイ部102上の走査線に人体や製造機材などを介して静電気が印加され回路素子が破壊される可能性がTFT一体構成の場合よりも多くなるため、静電気による静電破壊からの回路素子の保護を目的として走査線ごとに設けるものである。
このように、実装状態では、垂直駆動部103や水平駆動部106や保護回路142V,140Hおよびテストスイッチ回路144V,142Hなどの周辺駆動回路が、画素アレイ部102と同一の基板101上に搭載された構成となっている。図示した例では、制御部109を構成する書込走査部104、駆動走査部105、および水平駆動部106を半導体チップで構成しCOG実装技術で表示パネル部100上に搭載する例を示しており、このことを図からも明らかにするべく、制御部109(書込走査部104、駆動走査部105、水平駆動部106)を点線で示している。また、COG搭載時に表示パネル部100上の配線との接続をとるための電気的接続端子PAD1(Contact Pad )を模式的に示している。
COG実装技術により表示パネル部100に制御部109などのICチップ(IC:Integrated Circuit)を実装する方法としては、たとえば、電気的接合端子(バンプ)に電解めっきによる金バンプを使用し、表示パネル部100上の電極へACF(Anisotropic Conductive Film )により実装する手法が知られている。もちろん、これ以外の手法を適用してもよい。
保護回路142V,140Hおよびテストスイッチ回路144V,142Hとしては、たとえば、静電気保護回路とテストスイッチ回路とを別の回路素子で構成する仕組みを採用してもよいし、静電気保護回路の回路素子をテスト信号を走査線に供給するテストスイッチ回路を構成するスイッチ素子として兼用するようにした保護&テストスイッチ回路とする仕組みを採用してもよい。
なお図1に示す例では、パルス信号を表示パネル部100の外部から端子部108を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部200を半導体チップで構成しCOG実装技術で表示パネル部100上に搭載することも可能である。
端子部108には、表示装置1の外部に配された駆動信号生成部200から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部220から映像信号Vsig が供給されるようになっている。カラー表示対応の場合には、色別(本例ではR(赤),G(緑),B(青)の3原色)の映像信号Vsig_R,G,Bが供給される。
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS,SPWSや垂直走査クロックCKDS,CKWS(必要に応じて位相反転した垂直走査クロックxCKDS ,xCKWS も)など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH (必要に応じて位相反転した水平走査クロックxCKHも)など必要なパルス信号が供給される。
端子部108の各端子は、信号線199を介して、垂直駆動部103や水平駆動部106に接続されるようになっている。たとえば、端子部108に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部103の各部や水平駆動部106に供給される。
画素アレイ部102は、図示を割愛するが(詳細は後述する)、表示素子としての有機EL素子に対して画素トランジスタが設けられた画素回路Pが行列状に2次元配置され、この画素配列に対して行ごとに走査線が配線されるともに、列ごとに信号線が配線された構成となっている。
たとえば、画素アレイ部102には、画素アレイ部102には、垂直走査側の各走査線104WS,105DSL と水平走査側の走査線である映像信号線(データ線)106HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機EL素子とこれを駆動する薄膜トランジスタが形成される。有機EL素子と薄膜トランジスタの組み合わせで画素回路Pを構成する。
具体的には、マトリクス状に配列された各画素回路Pに対しては、書込走査部104によって書込駆動パルスWSで駆動されるn行分の書込走査線104WS_1〜104WS_nおよび駆動走査部105によって電源駆動パルスDSL で駆動されるn行分の電源供給線105DSL_1 〜105DSL_n が画素行ごとに配線される。
書込走査部104および駆動走査部105は、論理ゲートの組合せ(ラッチやシフトレジスタなども含む)によって構成され、画素アレイ部102の各画素回路Pを行単位で選択する、すなわち、駆動信号生成部200から供給される垂直駆動系のパルス信号に基づき、書込走査線104WSおよび電源供給線105DSL を介して各画素回路Pを順次選択する。
水平駆動部106は、論理ゲートの組合せ(ラッチやシフトレジスタなども含む)によって構成され、画素アレイ部102の各画素回路Pを列単位で選択する、すなわち、駆動信号生成部200から供給される水平駆動系のパルス信号に基づき、選択された画素回路Pに対し映像信号線106HSを介して映像信号Vsig の内の所定電位をサンプリングして保持容量に書き込ませる。
本実施形態の表示装置1は、線順次駆動や点順次駆動が可能になっており、垂直駆動部103の書込走査部104および駆動走査部105は線順次で(つまり行単位で)で画素アレイ部102を走査するとともに、これに同期して水平駆動部106が、画像信号を、1水平ライン分を同時に(線順次の場合)、あるいは画素単位で(点順次の場合)、画素アレイ部102に書き込む。
なお、製品形態としては、図示のように、表示パネル部100、駆動信号生成部200、および映像信号処理部220の全てを備えたモジュール(複合部品)形態の表示装置1として提供されることに限らず、たとえば、表示パネル部100のみで表示装置として提供することも可能であるし、画素アレイ部102のみで表示装置として提供することも可能である。
たとえば、表示装置1は、封止された構成のモジュール形状のものをも含む。たとえば、図1Aに示すように、周辺回路パネル外配置構成の場合が該当する。この場合、画素アレイ部102に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部100のみでなる表示モジュールとして構成される。透明な対向部には、表示層(本例であれば有機層やその両側の電極層)、カラーフィルタ、保護膜、遮光膜などが設けられる。
図1Aに示す周辺回路パネル外配置構成(表示モジュール)の場合、画素アレイ部102の他にも、外部から画素アレイ部102への映像信号Vsig や各種の駆動パルスを入出力するための回路部(垂直駆動部103や水平駆動部106に相当するものやその出力ドライバなど)を搭載したFPC(フレキシブルプリントサーキット)との間で、TCP(Tape Carrier Package)方式やCOF(Chip On Flexible)方式で接続をとる際の外部接続端子となる電気的接続端子PAD2が、表示パネル部100の辺縁に設けられる。TCPは、フレキシブル・テープにドライバLSI(Large Scale Integrated Circuit)をボンディングで搭載したものの呼称であり、その手法は通常TAB(Tape Automated Bonding)が用いられる。因みに、図1AではCOF方式の例で示しているが、TCP方式の例は、後述する図4や図4Aで示す。その他の点は、基本的には、COG搭載構成の場合と同様である。
なお図1および図1Aでは、画素アレイ部102の一方側にのみ垂直駆動部103の各要素(書込走査部104や駆動走査部105)や保護回路142Vおよびテストスイッチ回路144Vを配置する構成を示しているが、これらを画素アレイ部102を挟んで左右両側に配置する構成を採ることも可能である。同様に、図1および図1Aでは、画素アレイ部102の一方側にのみ水平駆動部106や保護回路142Hおよびテストスイッチ回路144Hを配置する構成を示しているが、これらを画素アレイ部102を挟んで上下両側に配置する構成を採ることも可能である。
また、制御部109の実装形態に関しては、図1ではパネル上配置構成の一例としてCOG搭載構成の場合を示し、図1Aでは周辺回路パネル外配置構成の場合を示したが、前述のようにパネル上配置構成としては原理的にはCOG搭載構成に限らずTFT一体構成の場合であってもよい。ここで「原理的には」と称したのは、考え方としてはTFT一体構成を採ることができるが、付加回路148(保護回路142やテストスイッチ回路144)が必要となる背景を踏まえると、実体面としては、TFT一体構成を採りつつ保護回路142やテストスイッチ回路144を備える構成を採ることは殆ど無いと考えてよいからである。
ただし、TFT一体構成の場合において、後述する本実施形態の仕組みを制御部109へ適用することを排除するものではない。この場合、制御部109を構成するTFTは画素アレイ部102の各画素回路Pを構成するTFTと一体的に製造されるので、保護回路142やテストスイッチ回路144は基本的には不要となり、その代わりに制御部109を周辺回路部140として取り扱って、後述する実施形態を適用すればよい。もちろん、TFT一体構成の場合に、保護回路142やテストスイッチ回路144を備えておくことを排除するものでもない。この場合、制御部109や保護回路142やテストスイッチ回路144に、後述する実施形態を適用すればよい。
<画素回路>
図2は、本実施形態の基本構成の画素回路Pと、当該画素回路Pを備えた有機EL表示装置の一実施形態を示す図である。本実施形態の基本構成の画素回路Pを画素アレイ部102に備える表示装置1を本実施形態の基本構成の表示装置1と称する。なお、表示パネル部100の基板101上において画素アレイ部102の周辺部に配置される垂直駆動部103、水平駆動部106、保護回路142V,140H、およびテストスイッチ回路144V,142Hも合わせて示している。周辺回路パネル外配置構成やCOG搭載構成(纏めて制御部後付け構成とも称する)では制御部109が画素アレイ部102と別体である時点が存在することを示すために、制御部109(書込走査部104、駆動走査部105、水平駆動部106)を点線で示している。
ここで、前述のように、保護回路142V,140Hは、書込走査線104WS、電源供給線105DSL 、および映像信号線106HSの全てについて走査線ごとに設けられている。一方、テストスイッチ回路144V,142Hは、書込走査線104WSおよび映像信号線106HSについて走査線ごとに設けられるのに対して、電源供給線105DSL については設けられていない。
駆動トランジスタを始めとする各トランジスタとしてはMOSトランジスタを使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端およびドレイン端の何れか一方を入力端として取り扱い、他方を出力端として取り扱う。また、特に有機EL素子127に駆動電流を供給する駆動トランジスタに関してはソース端およびドレイン端の何れか一方(ここではソース端とする)を出力端として取り扱い、他方を電源供給端(ここではドレイン端とする)として取り扱う。
以下、2TR構成での画素回路Pの一例について具体的に説明する。図2に示す本実施形態の画素回路Pは、基本的にnチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている点に特徴を有する。また、有機EL素子の経時劣化による当該有機EL素子への駆動電流Idsの変動を抑制するための回路、すなわち電気光学素子の一例である有機EL素子の電流−電圧特性の変化を補正して駆動電流Idsを一定に維持する駆動信号一定化回路(その1)を備える。
また駆動トランジスタの特性変動(閾値電圧ばらつきや移動度ばらつき)による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Idsを一定に維持する駆動方式を採用した点に特徴を有する。駆動トランジスタ121の特性変動(たとえば閾値電圧や移動度などのばらつきや変動)による駆動電流Idsに与える影響を抑制する方法として、2TR構成の駆動回路をそのまま駆動信号一定化回路(その1)として採用しつつ、各トランジスタ121,125の駆動タイミングを工夫することで対処するのである。
また本実施形態の画素回路Pは、保持容量120の接続態様に特徴を有し、有機EL素子127の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路(その2)の一例であるブートストラップ回路を構成している。有機EL素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする(駆動電流変動を防ぐ)ブートストラップ機能を実現する駆動信号一定化回路(その2)を備えた点に特徴を有するのである。
因みに、駆動トランジスタ121は、低温ポリシリコンTFTを使用する場合は閾値電圧の基板面内の不均一性が大きく、閾値補正機能がほぼ必須となるのに対して、微結晶シリコンTFTを使用する場合は、閾値電圧の基板面内の不均一性が小さく要求仕様との関係では閾値補正機能を取り外すことも可能と考えられる。ここでは、前記の各機能(閾値補正機能、移動度補正機能、ブートストラップ機能)の全てを適用する例で説明する。
具体的には図2に示すように、本実施形態の画素回路Pは、それぞれnチャネル型の駆動トランジスタ121およびサンプリングトランジスタ125と、電流が流れることで発光する電気光学素子の一例である有機EL素子127を有する。一般に、有機EL素子127は整流性があるためダイオードの記号で表している。なお、有機EL素子127には、寄生容量Celが存在する。図では、この寄生容量Celを有機EL素子127(ダイオード状のもの)と並列に示す。
駆動トランジスタ121のソース端(ノードND121)とゲート端(ノードND122)の間に保持容量120が接続され、駆動トランジスタ121のソース端が直接に有機EL素子127のアノード端に接続されている。保持容量120は、ブートストラップ容量としても機能するようになっている。有機EL素子127のカソード端Kは基準電位としてのカソード電位Vcathとされる。このカソード電位Vcathは、基準電位を供給する全画素共通の接地配線Vcath(一例としてGND )に接続されている。
なお、接地配線Vcathは、それ用の単一層の配線(上層配線)のみとしてもよいし、たとえばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線(補助電極)を設けてカソード配線の抵抗値を低減する。この補助配線は、たとえば、画素アレイ部102(表示エリア)内に格子状または列または行状に配線され、さらに画素アレイ部102の周辺部にも配線され、上層配線と同電位となるように接続され、固定電位が与えられる。この補助配線の詳細については後で説明する。
サンプリングトランジスタ125は、ゲート端が書込走査部104からの書込走査線104WSに接続され、ドレイン端が映像信号線106HSに接続され、ソース端が駆動トランジスタ121のゲート端(ノードND122)に接続されている。そのゲート端には、書込走査部104からアクティブHの書込駆動パルスWSが供給される。サンプリングトランジスタ125は、ソース端とドレイン端とを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ125としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
駆動トランジスタ121のドレイン端は、電源スキャナとして機能する駆動走査部105からの電源供給線105DSL に接続されている。電源供給線105DSL は、この電源供給線105DSL そのものが、駆動トランジスタ121に対しての電源供給能力を備える点に特徴を有する。具体的には、駆動走査部105は、駆動トランジスタ121のドレイン端に対して、それぞれ電源電圧に相当する高電圧側の第1電位Vccと低電圧側の第2電位Vssとを切り替えて供給する電源電圧切替回路を具備している。
第2電位Vssとしては、映像信号線106HSにおける映像信号Vsig のオフセット電位Vofs より十分低い電位とする。具体的には、駆動トランジスタ121のゲート・ソース間電圧Vgs(ゲート電位Vgとソース電位Vsの差)が駆動トランジスタ121の閾値電圧Vthより大きくなるように、電源供給線105DSL の低電位側の第2電位Vssを設定する。なお、オフセット電位Vofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線106HSを予めプリチャージにしておくためにも利用する。
画素回路Pを駆動するため、画素アレイ部102の周辺部には、書込走査部104、駆動走査部105および、水平駆動部106を配置する。制御部109は、駆動タイミングを適正化することで、駆動トランジスタ121に流れる駆動電流Idsを一定に維持する駆動信号一定化回路として機能するようにする。このため、先ず駆動走査部105は、好ましくは、保持容量120に信号振幅Vinに対応する情報が書き込まれた時点でサンプリングトランジスタ125を非導通状態にして駆動トランジスタ121の制御入力端への映像信号Vsig の供給を停止させ、駆動トランジスタ121の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。
制御部109は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。すなわち、信号電位がサンプリングトランジスタ125に供給されている状態でサンプリングトランジスタ125を導通状態にした後にサンプリングトランジスタ125を非導通状態にすることで、駆動トランジスタ121の制御入力端と出力端の電位差が一定に維持されるようにする。
また、制御部109は、好ましくはブートストラップ動作を、発光期間において電気光学素子(有機EL素子127)の経時変動補正動作を実現するように制御する。このため、制御部109は、保持容量120に保持された情報に基づく駆動電流Idsが電気光学素子(有機EL素子127)に流れている期間は継続的にサンプリングトランジスタ125を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量120のブートストラップ動作により有機EL素子127の電流−電圧特性が経時変動しても駆動トランジスタ121の制御入力端と出力端の電位差をブートストラップした保持容量120により一定に保つことで、常に一定の発光輝度を保つようにするのである。
また、好ましくは、制御部109は、オフセット電位Vofs がサンプリングトランジスタ125の入力端(ソース端が典型例)に供給されている時間帯でサンプリングトランジスタ125を導通させることで駆動トランジスタ121の閾値電圧Vthに対応する電圧を保持容量120に保持するための閾値補正動作を行なうように制御する。この閾値補正動作は、必要に応じて、信号振幅Vinに対応する情報の保持容量120への書込みに先行する複数の水平周期で繰り返し実行して、確実に駆動トランジスタ121の閾値電圧Vthに相当する電圧を保持容量120に保持させるのがよい。
また、さらに好ましくは、制御部109は、閾値補正動作に先立って、サンプリングトランジスタ125の入力端にオフセット電位Vofs が供給されている時間帯でサンプリングトランジスタ125を導通させて閾値補正用の準備動作(放電動作や初期化動作)を実行するように制御する。閾値補正動作前に駆動トランジスタ121の制御入力端と出力端の電位を初期化しておくのである。より詳しくは、制御入力端と出力端と間に保持容量120を接続しておくことで、保持容量120の両端の電位差が閾値電圧Vth以上になるように設定するのである。
<<駆動電流を一定に維持する基本動作>>
2TR駆動構成における閾値補正に当たっては、制御部109の駆動走査部105は、書込走査部104での走査に合わせて1行分の各画素回路Pに、駆動電流Idsを電気光学素子(有機EL素子127)に流すために使用される第1電位Vccと第1電位Vccとは異なる第2電位Vssとを切り替えて出力する。書込走査部104は、駆動トランジスタ121の電源供給端子に第1電位Vccに対応する電圧が供給され、かつサンプリングトランジスタ121に信号電位が供給されている時間帯でサンプリングトランジスタ125を導通させることで閾値補正動作を行なうように制御する。
また、2TR駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ121の電源供給端に第2電位Vssに対応する電圧が供給され、かつサンプリングトランジスタ125に信号電位が供給されている時間帯でサンプリングトランジスタ125を導通させて、駆動トランジスタ121の制御入力端の電位を基準電位Vinに、また出力端の電位を第2電位Vssに初期化するのがよい。
さらに好ましくは、制御部109は、閾値補正動作の後、駆動トランジスタ121に第1電位Vccに対応する電圧が供給され、サンプリングトランジスタ125に信号電位が供給されている時間帯でサンプリングトランジスタ125を導通させることで保持容量120に信号振幅Vinの情報を書き込む際、駆動トランジスタ121の移動度μに対する補正分を保持容量120に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ125に信号電位が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ125を導通させるとよい。
駆動トランジスタ121のゲートとソースとの間に保持容量120を配置して、駆動トランジスタ121のソース端の電位Vsの変動にゲート端の電位Vgが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとすることで、有機EL素子127の特性の経時変動による有機EL素子127のアノード電位変動(つまりソース電位変動)があっても、その変動を相殺するようにゲート電位Vgを変動させることで、画面輝度の均一性(ユニフォーミティ)を確保できる。ブートストラップ機能が、有機EL素子を代表とする電流駆動型の発光素子の経時劣化補正能力を向上させることができる。もちろん、このブートストラップ機能は、発光開始時点で、有機EL素子127に発光電流Ielが流れ始め、それによってアノード・カソード間電圧Velが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Velの変動に伴って駆動トランジスタ121のソース電位Vsが変動する際にも機能する。
また、駆動トランジスタ121の製造プロセスのばらつきにより、画素回路Pごとに閾値電圧や移動度などの特性変動がある。駆動トランジスタ121を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ121に同一のゲート電位を与えても、画素回路Pごとにドレイン電流(駆動電流Ids)が変動し、発光輝度のばらつきになって現れる。
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミングとすることで、それらの変動の影響を抑制でき、画面輝度の均一性(ユニフォーミティ)を確保できる。本実施形態の閾値補正動作および移動度補正動作では、詳細は割愛するが、書込みゲインが1(理想値)であると仮定した場合、発光時のゲート・ソース間電圧Vgsが“Vin+Vth−ΔV”で表されるようにすることで、ドレイン・ソース間電流Idsが、閾値電圧Vthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Vthや移動度μが製造プロセスにより変動しても、駆動電流Idsは変動せず、有機EL素子127の発光輝度も変動しない。
<画素回路の動作:本実施形態>
図2Aは、図2に示した本実施形態の画素回路Pに関する駆動タイミングの一例として、線順次方式で信号振幅Vinの情報を保持容量120に書き込む際の動作を説明するタイミングチャートである。ここで、図2Aに示す例は、信号振幅Vinに応じた情報を保持容量120に書き込む動作と移動度補正を、書込走査線104WSに印加する書込駆動パルスWSの立上りと立下りで決定する態様である。
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが1(理想値)であると仮定して、保持容量120に信号振幅Vinの情報を、書き込む、保持する、あるいはサンプリングするなどと簡潔に記して説明する。実際には、書込みゲインが1未満となり、保持容量120には信号振幅Vinの大きさそのものではなく、信号振幅Vinの大きさに対応するゲイン倍された情報が保持されることになる。また、説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが1(理想値)であると仮定して簡潔に記して説明する。
2TR構成の画素回路Pにおける駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Vsig は、オフセット電位Vofs と信号電位(Vofs +Vin)を1H期間内において時分割で有し、非有効期間であるオフセット電位Vofs にある期間を1水平期間の前半部とし、有効期間である信号電位(Vofs +Vin)にある期間を1水平期間の後半部とする。
また、信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることし、好ましくは書込駆動パルスWSを1H期間内に2回アクティブにしてサンプリングトランジスタ125をオンする。信号振幅Vinの情報のサンプリング(書き込む動作)と移動度補正を、書込走査線104WSに印加する書込駆動パルスWSの立上りと立下りで決定するためである。そして、1回目のオンタイミングにて閾値補正を行ない、2回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ121は、第1電位(高電位側)にある電源供給線105DSL から電流の供給を受け保持容量120に保持された信号電位(映像信号Vsig の有効期間の電位に対応する電位)に応じて駆動電流Idsを有機EL素子127に流す。
たとえば、発光期間B,Iでは電源駆動パルスDSL が第1電位Vccにあり、書込駆動パルスWSがインアクティブLでサンプリングトランジスタ125T1がオフした状態である。このとき、駆動トランジスタ121は飽和領域で動作するように設定されているため、有機EL素子127に流れる駆動電流Idsは駆動トランジスタ121のゲート・ソース間電圧Vgsに応じた値をとる。飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をIds、移動度をμ、チャネル幅(ゲート幅)をW、チャネル長(ゲート長)をL、ゲート容量(単位面積当たりのゲート酸化膜容量)をCoxは、トランジスタの閾値電圧をVthとすると、駆動トランジスタ121は下記の式(1)に示した値を持つ定電流源となっている。式(1)から明らかなように、飽和領域ではトランジスタのドレイン電流Idsはゲート・ソース間電圧Vgsによって制御される。
次に非発光期間に入ると、先ず放電期間Cにおいて、電源駆動パルスDSL を第2電位Vssとすると、有機EL素子127は消光し、電源駆動パルスDSL が駆動トランジスタ121のソースとなり、有機EL素子127のアノードは第2電位Vssに充電される。さらに、初期化期間Dにて映像信号線106HSの電位がオフセット電位Vofs なったときに書込駆動パルスWSをアクティブHにしてサンプリングトランジスタ125をオンさせて駆動トランジスタ121のゲート電位をオフセット電位Vofs とする。
その後、閾値補正期間Eにおいて、電源供給線105DSL の電位が低電位側の第2電位Vssから高電位側の第1電位Vccに遷移することで、駆動トランジスタ121のゲート端はオフセット電位Vofs に保持されたまま、駆動電流Idsにより保持容量120と寄生容量Celを充電し、一定時間経過後、書込駆動パルスWSをインアクティブLにしてサンプリングトランジスタ125をオフする。閾値補正期間が十分であれば、この動作により、駆動トランジスタ121のゲート・ソース間電圧VgsはVthという値をとる。
すなわち、ノードND121の電位(ソース電位Vs)とノードND122の電圧(ゲート電位Vg)との電位差がちょうど閾値電圧Vthとなったところで駆動トランジスタ121はオン状態からオフ状態となり(カットオフし)、駆動トランジスタ121のソース電位Vsは“Vofs −Vth”となってドレイン電流は流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ121のゲート・ソース間電圧Vgsは閾値電圧Vthという値をとる。この閾値補正機能により、画素回路Pごとにばらつく駆動トランジスタ121の閾値電圧Vthの影響をキャンセルすることができる。このとき、有機EL素子127には逆バイアスがかかっているため有機EL素子127が発光することはない。
ここで、閾値補正動作は1回のみ実行するものとすることもできるが、このことは必須ではない。必要に応じて、1水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしてもよい。たとえば、実際には、閾値電圧Vthに相当する電圧が、駆動トランジスタ121のゲート端とソース端と間に接続された保持容量120に書き込まれることになる。しかしながら、閾値補正期間Eは、書込駆動パルスWSをアクティブHにしたタイミングからインアクティブLに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまうことなる。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。ここでは、そのタイミングについては図示を割愛するが、信号振幅Vinの保持容量120へのサンプリング(信号書込み)に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで、確実に駆動トランジスタ121の閾値電圧Vthに相当する電圧を保持容量120に保持させるのである。
本実施形態の制御部109においては、閾値補正機能に加えて、保持容量120に信号振幅Vinに応じた情報を保持する際、同時に駆動トランジスタ121の移動度μに対する補正を加える移動度補正機能を備えている。因みに、水平駆動部106により映像信号線106HSに信号電位(Vofs +Vin)を実際に供給して、書込駆動パルスWSをアクティブHにする期間を、保持容量120への信号振幅Vinの書込み期間(サンプリング期間とも称する)とする。2Aでは、サンプリング期間と移動度補正期間を同じに扱って、書込み&移動度補正期間Hと称している。
書込み&移動度補正期間Hにおいては、駆動トランジスタ121のゲート電位Vgが信号電位(Vofs +Vin)にある状態でサンプリングトランジスタ125が導通(オン)状態となるので、駆動トランジスタ121のゲート端が信号電位(Vofs +Vin)に固定された状態で、駆動トランジスタ121に電源供給線105DSL から駆動電流Idsが流れ、保持容量120の容量値Csと有機EL素子127の寄生容量(等価容量)Celの容量値Celの両者を結合した容量“C=Cs+Cel”(その他の寄生容量は無視する)に流れ込み充電を開始するためソース電位Vsは時間とともに上昇してゆく。このとき、駆動トランジスタ121の閾値補正動作は完了しているため、駆動トランジスタ121が流す駆動電流Idsは移動度μを反映したものとなる。これによって、駆動トランジスタ121のゲート・ソース間電圧Vgsは移動度μを反映して小さくなり一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Vgsとなる。図2Aのタイミングチャートでは、この上昇分をΔVで表してある。この上昇分、すなわち移動度補正パラメータである負帰還量ΔVは、閾値補正によって保持容量120に保持されるゲート・ソース間電圧“Vgs=Vin+Vth”から差し引かれることになり、“Vgs=Vin+Vth−ΔV”となるので、負帰還をかけたことになる。
その後、書込走査部104は、保持容量120に信号振幅Vinの情報が保持された段階で書込走査線104WSに対する書込駆動パルスWSの印加を解除し(すなわちインアクティブL(ロー)にして)、サンプリングトランジスタ125を非導通状態にして駆動トランジスタ121のゲート端を映像信号線106HSから電気的に切り離すことで発光期間Iに入る。発光期間Iに進むと、水平駆動部106は、その後の適当な時点で映像信号線106HSの電位をオフセット電位Vofs に戻す。この後、次のフレーム(もしくはフィールド)に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、および発光動作が繰り返される。
発光期間Iでは、駆動トランジスタ121のゲート端への信号電位(Vofs +Vin)の印加が解除されるので、駆動トランジスタ121のゲート電位Vgは上昇可能となる。駆動トランジスタ121のゲート端とソース端と間には保持容量120が接続されており、その保持容量120による効果によって、ブートストラップ機能が実現される。ブートストラップゲインが1(理想値)であると仮定した場合、駆動トランジスタ121のソース電位Vsの変動にゲート電位Vgが完全に連動するようになり、ゲート・ソース間電圧Vgsを一定に維持することができる。
このとき、駆動トランジスタ121に流れる駆動電流Idsは有機EL素子127に流れ、有機EL素子127のアノード電位は駆動電流Idsに応じて上昇する。この上昇分をVelとする。やがて、ソース電位Vsの上昇に伴い、有機EL素子127の逆バイアス状態は解消されるので、駆動電流Idsの流入により有機EL素子127は実際に発光を開始する。このときの有機EL素子127のアノード電位の上昇(Vel)は、駆動トランジスタ121のソース電位Vsの上昇に他ならず、駆動トランジスタ121のソース電位Vsは、Vel分上昇する。
駆動電流Ids対ゲート電圧Vgsの関係は、書込みゲインを“1”とすれば先のトランジスタ特性を表した式(1)のVgsに“Vin−ΔV+Vth”を代入することで、式(2)のように表すことができる。式(2)において、k=(1/2)(W/L)Coxである。
この式(2)から、閾値電圧Vthの項がキャンセルされており、有機EL素子127に供給される駆動電流Idsは駆動トランジスタ121の閾値電圧Vthに依存しないことが分かる。基本的に駆動電流Idsは信号振幅Vin(詳しくは信号振幅Vinに対応して保持容量120に保持されるサンプリング電圧=Vgs)によって決まるので、有機EL素子127は信号振幅Vinに応じた輝度で発光することになる。その際、保持容量120に保持される情報は帰還量ΔVで補正されている。この補正量ΔVはちょうど式(2)の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Idsは実質的に信号振幅Vinのみに依存することになる。駆動電流Idsは閾値電圧Vthに依存しないので、閾値電圧Vthが製造プロセスにより変動しても、ドレイン・ソース間の駆動電流Idsは変動せず、有機EL素子127の発光輝度も変動しない。
また、駆動トランジスタ121のゲート端Gとソース端Sとの間には保持容量120が接続されており、その保持容量120による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ121のゲート・ソース間電圧Vgsを一定に維持したまま、駆動トランジスタ121のゲート電位Vgおよびソース電位Vsが上昇し、ゲート電位Vgは“Vofs +Vin+Vel”となる。このとき、駆動トランジスタ121のゲート・ソース間電圧Vgsは一定であるので、駆動トランジスタ121は、一定電流(駆動電流Ids)を有機EL素子127に流す。その結果、有機EL素子127のアノード端Aの電位(=ノードND121の電位)は、有機EL素子127に飽和状態での駆動電流Idsという電流が流れ得る電圧まで上昇する。
ここで、有機EL素子127は、発光時間が長くなるとそのI−V特性が変化してしまうため、時間の経過ともにノードND121の電位も変化するが、保持容量120によるブートストラップ機能によって駆動トランジスタ121のゲート・ソース間電位Vgsが一定に保たれるため、有機EL素子127に流れる電流は変わらず、有機EL素子127の発光輝度も一定に保たれる。
<<補助配線のレイアウト>>
図3および図3Aは、画素アレイ部102の周辺に配される制御部109(書込走査部104、駆動走査部105、水平駆動部106)と画素アレイ部102との間の配線に関する問題点を説明する図である。ここで、図3は、有機EL素子127の下部電極と補助配線の第1例のレイアウトを示した全体概要図である。図3Aは、図3に対する変形例である第2例のレイアウトを示した図である。
有機EL素子127の下部電極と補助配線の第1例のレイアウトが図3に示されている。この図に示すように、有機EL素子127の下部電極504は、マトリクス状に配置された画素回路Pの配列に対応して、2次元マトリクス状に配置されている。有機EL素子127は、下部電極504と有機層506と上部電極508の積層構造をなしている。そして、この下部電極504間に、下部電極504と同一層で構成された補助配線515が、下部電極504(つまり画素回路P)を取り囲むように格子状に配置され、さらに外周にも画素アレイ部102の全体を取り囲むように配線された構成となっている。補助配線515の内、画素アレイ部102の全体を取り囲む部分を画素アレイ部102内の格子状の補助配線と区別して特に環状補助配線と称する。下部電極504が形成されるアノード層L3の補助配線515は、適当な箇所にて(図の例では各画素間の中心および外周全体)、カソードコンタクトKCにより、その上層の上部電極508と接続される。
また、図3Aに示す第2例のレイアウトでは、トップエミッション方式での高精細画素構造とする場合において、画素開口率を稼ぐために、補助配線515を画素アレイ部102の全体を取り囲むように配置するだけで、画素アレイ部102(表示エリア)内に格子状または列または行状に配線するレイアウトを用いていない。たとえば、高精細画素では、開口率を稼ぐために、画素内の補助配線レイアウトを使用しないことがある。
何れの構成でも、補助配線515を画素アレイ部102の全体を取り囲むように配線して、外周全体で上部電極とのコンタクトをとることで、上部電極(カソード電極)とのコンタクト抵抗を下げるようにしている。このように、補助配線515が上部電極とのコンタクト抵抗を下げるために画素アレイ部102より広くとられると、図3や図3A(後述の図4や図7も参照)に示すように、補助配線515は、制御部109からそれぞれ画素アレイ部102へと接続される各走査線Lscan(書込走査線104WS、電源供給線105DSL 、映像信号線106HS)と広範囲でオーバーラップすることになる。
<<パネル辺縁部の配線構造の問題点>>
図4〜図5Hは、画素アレイ部102周辺の実装態様の比較例を説明する図である。これらの図により、パネル辺縁部の配線構造の問題点が説明される。ここで、図4および図4Aは図1Aに示した周辺回路パネル外配置構成の場合を示し、特に図4AはTCP実装の詳細を示す。
また、図5は、比較例における補助配線515と各走査線Lscanの配置関係を説明する平面透視図である。図5A(1)は図5における走査線Lscanの長手方向と直交する方向(a−a’線)の断面図であり、図5A(2)は図5における走査線Lscanの長手方向(b−b’線)の断面図である。
また、図5B〜図5Eは、垂直走査系統の走査線に着目して、表示領域である画素アレイ部102の外周部において、引出し配線Ldrawn が画素アレイ部102に接続する箇所の概要を説明する図である。ここで、図5Bはそのレイアウト例(平面図)であり、図5Cはその全体概要の平面図であり、図5Dは図5C中の点線部分の拡大図(平面図と断面図)であり、図5Eは第1配線層L1と第2配線層L2の交差部分の詳細を説明する図である。
また、図5F〜図5Hは、画素アレイ部102の外周部に保護回路142やテストスイッチ回路144が設けられた状態を説明する図である。ここで、図5Fは垂直走査系統の走査線に着目したレイアウト例(平面図)であり、図5Gはその内の保護回路142の回路図およびレイアウトの概要を示す平面図である。図5Hはテストスイッチ回路144の回路図および水平走査系統の走査線(R,G,Bの各映像信号線106HS)に着目したときのレイアウトの概要を示す平面図である。
図4や図4Aに示すように、表示パネル部100の基板101の端縁部分には、COF方式で接続をとるための電気的接続端子PAD2が設けられる。基板101上には、表示領域となる画素アレイ部102が設けられ、この画素アレイ部102の外側にまで補助配線515が設けられている。補助配線515は図示を割愛した上部電極とともに、全画素共通の接地配線Vcathとなるもので、表示パネル部100の基板101の端縁部分に設けられた電気的接続端子PAD2の一例である電源供給TCP520から基準電圧(一例としてGND )が供給される。図4では電源供給TCP520を2箇所設けており、また図4Aでは電源供給TCP520を4箇所設けているが、その数は任意である。
また、制御部109用の電気的接続端子PAD2に関しても電源供給TCP520と概ね同様であり、表示パネル部100の基板101の端縁部分に設けられた書込駆動パルスWS用の信号供給TAB530_WS ,電源駆動パルスDSL 用の電源入力部530_DSL、映像信号Vsig 用の信号供給TAB530_sigから各信号が供給される。各信号供給TAB530には、ドライバLSI532がTAB方式でボンディングされ、基板101のエッジにドライバの出力を接続し、ドライバLSI532が基板101の外になるように実装される。図示しないが、各信号供給TAB530の基板101とは反対側には、ドライバLSI532に信号を供給する前段回路(たとえばシフトレジスタなど)が搭載された回路基板が接続される。
ここで、図4や図4Aに示した比較例の実装態様では、画素アレイ部102周辺部の付加回路148の全体を、アノード層L3の補助配線515を用いてベタ膜で遮光している。つまり、比較例の実装態様では、補助配線515は、画素アレイ部102外周部のカソードコンタクトKC用の領域を超えてさらに広く設けられ、補助配線515が付加回路148の全体を覆うようになっている。こうすることで、光が周辺回路部140のトランジスタに入り込む現象を防止するようにしている。
画素アレイ部102の周辺部では、つまり、画素アレイ部102と制御部109との間では、図5および図5Aから分かるように、下部電極504(本例ではアノード電極)と同一層の補助配線515が、走査線Lscan(書込走査線104WS、電源供給線105DSL 、映像信号線106HS)の引出し配線Ldrawn と間に誘電体である層間絶縁膜502bおよび層間絶縁膜503が挟まれた構造(オーバーラップした構造)である。その分、引出し配線Ldrawn の長さが長くなる。加えて、本例では、画素アレイ部102と制御部109との間に周辺回路部140を配しているので、その分の長さが必要にもなる。
走査線Lscanの材質を如何様にするかは様々であるが、たとえば、以下のような観点から選択される。先ず、画素アレイ部102内に着目すると、少なくとも垂直走査系統に関わる書込走査線104WSおよび電源供給線105DSL が縦/横の一方の配線(たとえば横配線とする)となり、これに対して水平走査系統に関わる映像信号線106HSが縦/横の他方の配線(たとえば縦配線とする)となる。また、有機EL素子127のカソード電位Vcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Vcath用の配線(カソード配線)が横配線もしくは縦配線となる。
前述の各配線(書込走査線104WS、電源供給線105DSL 、映像信号線106HS)は、横方向または縦方向に延び、画素アレイ部102の周辺に設けられた対応する走査部(書込走査部104、駆動走査部105、水平駆動部106)と接続される。画面の左右方向について考察した場合、詳細説明図は割愛するが、1行内の全ての画素回路Pに対して書込駆動パルスWSは書込走査部104から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部104から遠い画素回路P(遠側画素と称する)の方が書込走査部104から近い画素回路P(近側画素と称する)よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。同様のことは、電源供給線105DSL や映像信号線106HS(あるいはカソード配線)についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
これらの点を考慮して、各配線は、低抵抗にするべく、アルミニウムAlやモリブデンMoやチタンTiなどの単層あるいはそれらの多層による光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも2層(本例では第1配線層L1と第2配線層L2)の金属配線が必要になる。
さらに、第1配線層L1と第2配線層L2の相違に着目すると、第1配線層L1は薄膜トランジスタ形成のための熱処理(アニール処理)工程のため、熱に対して耐性が必要であり、アルミニウムAlやチタンTiに比べると高抵抗ではあるがモリブデンMoを使用するのが好ましい。すなわち、熱処理工程でヒートシンクとしての役割をなすように、第1配線層L1の電極材料の熱容量はできるだけ小さいのが好ましい。アルミニウムAlあるいはその合金材料は、熱処理工程でヒートロックやウイスカもしくはボイドを発生させるので第1配線層L1の電極材としては適さない。
特に、薄膜トランジスタとして微結晶シリコンTFTを使用する場合は、耐熱性の要求度合いは強くなる。何故なら、微結晶シリコンTFTの形成のために、エキシマレーザーによる熱処理とは異なり、ライン状あるいは方形状に整形した光強度プロファイルを持つ高出力半導体レーザ装置から連続発振のレーザ光(連続レーザ光と称する)を発し、非晶質シリコン膜に対して一列ごとに一定速度で移動させ(スキャンし)、次の列にスライドさせた後、前の列におけるのと同方向または逆方向のスキャンを開始する動作を繰り返すことによって全域に亘る照射を図り、非晶質シリコン膜を微結晶シリコン膜に変化させる。そのため、結晶化に必要な熱量が非常に大きくなる。
一方、第2配線層L2は、第1配線層L1に比べると耐熱性は要求されず、主に低抵抗化の観点から、たとえば、モリブデンMoよりも低抵抗であるアルミニウムAlやチタンTiあるいはそれらの合金材料(Ti−Al−Tiなど)を使用するのが好ましい。
また、画素アレイ部102の周辺部に着目すると、画素アレイ部102内が第1配線層L1であるか第2配線層L2であるかを問わず、引出し配線Ldrawn は、パネル外周から画素回路Pへ接続し長配線であり、モリブデンは高抵抗であるために、低抵抗化の観点からモリブデンMoよりも低抵抗である電極材が適用される第2配線層L2とする。因みに、画素アレイ部102内が第1配線層L1である走査線Lscanは、画素アレイ部102の辺縁で第2配線層L2に引き渡す処理が必要になる。
ここで、接続用の画素アレイ部外の配線(引出し配線)は、画素アレイ部外の限られた面積内でレイアウトする必要があるため、大電流を必要とする電源供給線105DSL は比較的幅広とするが、それ以外の書込走査線104WSや映像信号線106HSは、パターン設計ルール上の最小線幅で形成する。
しかしながら、配線幅が狭いと、断線し易く、断線のため画素アレイ部102の画素回路Pが正常に機能せず表示不良が起き易くなる。たとえば、製造工程内での機械的なストレスが加わることで断線してしまうことがある。
さらに、図5B〜図5Eに示すように、画素アレイ部102(引出し配線部周辺)の層構造と引出し配線の層構造が異なると、段差が生じ、引出し配線がさらに断線し易くなる。すなわち、表示領域外周部(画素アレイ部102の近傍)には、第2配線層L2にて補助配線515が環状に配置されている。第1配線層L1と第2配線層L2の交差部分は層間ショートの発生を防ぐためにゲート絶縁膜以外にTFTを形成するa−Siとエッチングストップ層を配置している。画素アレイ部102(画素領域)および画素領域外周において、第1配線層L1と第2配線層L2の交差部分では、第1配線層L1は低抵抗化を図るために、図5Eに示すように、たとえば、MO,Clad(AlNd)などの低抵抗金属を抱合(積層)する構造にしている。また、図5F〜図5Hに示すように、画素アレイ部102の外周部に保護回路142やテストスイッチ回路144を設けるときには、保護回路142やテストスイッチ回路144(引出し配線部周辺)の層構造と引出し配線の層構造が異なるので、やはり、段差が生じ、引出し配線がさらに断線し易くなる。
さらに、第2配線層L2を形成後の後工程で、たとえば有機EL素子127の形成時に熱処理が加わる場合にも、耐熱性に劣る電極材を使用している第2配線層L2で引出し配線Ldrawn を形成すると、熱ストレスのために断線し易くなる。
<改善手法:基本概念>
そこで、本実施形態においては、各引出し配線Ldrawn をそれぞれ、第2配線層L2以外の配線層も利用して複数の配線層に配設する(引出し配線Ldrawn の冗長を図る)ことで、前記の「断線」に起因する表示不良の問題を解決することにする。何れかの配線層の引出し配線Ldrawn が断線しても他方の配線層の引出し配線Ldrawn の存在により表示不良の発生を防止するという、いわゆるバックアップの考え方を採り入れるのである。
ここで、引出し配線Ldrawn を複数の配線層に配設する場合において第2配線層L2以外の配線層を如何様に設定するかは様々な仕組みが考えられる、一例としては、第1配線層L1に配設することが考えられるし、第1配線層L1および第2配線層L2以外の第3・第4などの配線層を追加することも考えられる。ただし、第3・第4などの配線層を追加することは製造プロセスが煩雑化しコストアップを招くなどの不利益か考えられる。そこで、本実施形態では、画素アレイ部102から外周部へと引き出される各走査線Lscanの引出し配線Ldrawn を第1配線層L1および第2配線層L2で形成することにする。以下、第1配線層L1の引出し配線Ldrawn を第1引出し配線Ldrawn_L1と称し、第2配線層L2の引出し配線Ldrawn を第2引出し配線Ldrawn_L2と称する。
そして、2層で形成される引出し配線Ldrawn は、その長手方向において、少なくとも2箇所で(好ましくは層内の端部近傍で)電気的な接続(その接続点をコンタクトLCと称する)を取る。こうすることで、コンタクトLC間においては、第1配線層L1および第2配線層L2の何れかで断線しても他方の配線層が接続されていることで、全体としては電気的な接続が維持され、パネル外周部のパッドやICと画素回路Pの未接続が防止できるようにする。コンタクトLCをとる箇所が多いほど各層での断線に対する耐性が大きい。また、付加的な効果として、断線が発生していないときには、配線抵抗が下がるので引出し配線Ldrawn の電圧降下を抑制できる。
また、第1配線層L1利用した付加的な効果として、微結晶シリコンTFTの形成時の連続レーザ光によるアニール処理時のパネル内の熱プロファイルを均一にすることで、TFTの特性ばらつきを抑えることができる。
<<改善手法:第1実施形態>>
図6〜図6Bは、引出し配線Ldrawn の断線に起因する表示不良を防止し得るようにした配線配置(レイアウト)の第1実施形態を説明する図である。ここで、図6は、第1実施形態における補助配線515と各走査線Lscanの配置関係を説明する平面透視図である。図6Aは図6における走査線Lscanの長手方向と直交する方向(a−a’線)の断面図であり、図6Bは図6における走査線Lscanの長手方向(b−b’線)の付加回路148(特に保護回路142)のトランジスタにも着目した平面透視図(1)および断面図(2)である。
第1実施形態は、パッドや制御部109と画素アレイ部102の間に付加回路148(保護回路142やテストスイッチ回路144)を設けている場合のレイアウトの一例である。第1実施形態は、後述する第2実施形態との相違点として、引出し配線Ldrawn の長手方向において、付加回路148が配設される領域については、第2配線層L2のみとする点に特徴を有する。これは、図5F〜図5Hから理解されるように、付加回路148が配設される領域には、色々な配線が通る(クロスする)ため、実際上のレイアウト面においては引出し配線Ldrawn の複層化が困難になるからである。ただし、レイアウト面で解決できれば、付加回路148が配設される領域についても引出し配線Ldrawn を複層化するのがよい。
第1実施形態の仕組みでは、図6〜図6Bから理解されるように、画素アレイ部102から外周部へと引き出される各走査線Lscanの引出し配線Ldrawn が第1配線層L1および第2配線層L2で形成され、その長手方向における信号入力部側の端部、付加回路148の領域(付加回路領域と称する)の両端部、および画素アレイ部102側の端部それぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ldrawn の長手方向における付加回路領域を除く部分において、つまり信号入力部と付加回路領域の間や付加回路領域と画素アレイ部102との間において、第1引出し配線Ldrawn_L1および第2引出し配線Ldrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部102との間の未接続が防止できる。
<微結晶シリコンTFTについて>
図7は、微結晶シリコンTFTの断面模式図である。微結晶シリコンTFTの形成時には、先ず、ガラス基板上の第1配線層L1にゲート電極形成膜を成膜する。このとき、本実施形態では、走査線Lscan用の引出し配線Ldrawn も形成する。ゲート電極形成膜は、たとえば、スパッタリング法によって、モリブデン膜を90nmの厚さに形成する。次いで、フォトリソグラフィー工程、エッチング工程を経て、ゲート電極形成膜で所定の形状にパターニングしてゲート電極や引出し配線Ldrawn を作製する。
次に、ゲート電極や引出し配線Ldrawn を被覆する状態に基板上に層間絶縁膜502a(ゲート絶縁膜)を形成する。この層間絶縁膜502aは、たとえば、窒化シリコン膜(膜厚はたとえば50nm)と酸化シリコン膜(膜厚はたとえば120nm)の積層膜で形成する。さらに、層間絶縁膜502aにチャネル層を形成する膜として、たとえばプラズマエンハンスメント−化学的気相成長法(PE−CVD法)などにより非晶質シリコン膜をたとえば15nmの厚さに形成する。
次に、非晶質シリコン膜上に酸化シリコン膜をたとえば20nmの厚さに成膜してバッファ膜を形成する。次いで、バッファ膜上に、たとえばPE−CVD法やスパッタリング法などにより、モリブデンをたとえば100nmの厚さに堆積して光−熱変換膜を形成する。バッファ膜は、レーザ光照射時に高温となる光−熱変換膜のモリブデン(Mo)が非晶質シリコン膜の膜内に拡散してモリブデンシリサイドが生成されることを防止する役割を果たす。
次に、光−熱変換膜上にレーザ光を照射して光−熱変換膜を加熱し、この熱によって下層にある非晶質シリコン膜を微結晶シリコン膜に変化させる。このときのレーザアニール工程において使用するレーザ光源は、たとえば波長808nmのブロードエリア型高出力半導体レーザ装置で、連続発振にて約4Wの光出力(連続レーザ光)が得られるものとする。マイクロレンズアレイなどを用いた均一照明光学系に半導体レーザ装置から射出されたレーザ光を通し、長軸側の光強度プロファイルが平坦なトップハット型で、短軸側の光強度プロファイルがガウシアン型の矩形ビームに整形し、そのビームを約2mW/μm^2の光強度に集光して光−熱変換膜上に照射し、基板を約40mm/sの一定速度で移動させる。高い光強度の半導体レーザ光の照射によってモリブデン膜が高温に加熱され、この熱が熱伝導によって下層の酸化シリコンからなるバッファ膜、非晶質シリコン膜に伝わり、非晶質シリコン膜が融点に達する。溶融した非晶質シリコン膜は照射光が通り過ぎることによって冷却固化して微結晶シリコンに変化し、微結晶シリコン膜が形成される。
次に、トランジスタを構成する上で不要となる光−熱変換膜およびバッファ膜を除去する。次に、必要に応じて、微結晶シリコン膜上に非晶質シリコン膜をたとえばPE−CVD法によりたとえば120nmの厚さに形成する。こうすることで、微結晶シリコン膜と非晶質シリコン膜とからなる2層チャネル構造のチャネル層が作製される。
次に、一般的な非晶質シリコンTFTの製造プロセスと同様な工程を行なう。たとえば、非晶質シリコン膜上にたとえば化学的気相成長法により、たとえば窒化シリコン膜で、チャネル保護膜を形成する。その後、通常のフォトリソグラフィー工程およびエッチング工程によりチャネル層の上部にチャネル保護膜を用いてストッパー層を形成する。さらに、非晶質シリコン膜上のソース・ドレインが形成される領域に、n型不純物として、たとえばリンをドープした非晶質シリコン層(n+a−Si層)をたとえば化学的気相成長法によって形成する。その後、反応性イオンエッチング装置を用いるなどして、フォトリソグラフィー工程とドライエッチング工程によってアイランド構造を作製する。
次に、n+a−Si層を被覆するように、たとえばスパッタリングなどにより、第2配線層L2に、モリブデンMoよりも低抵抗であるアルミニウムAlやチタンTiあるいはそれらの合金材料(Ti−Al−Tiなど)により、ソース電極およびドレイン電極や第2引出し配線Ldrawn_L2を形成するための電極膜を形成する。さらに、たとえば反応性イオンエッチング装置を用いるなどして、フォトリソグラフィー工程とドライエッチング工程によって、電極膜をパターニングしてソース電極、ドレイン電極、および第2引出し配線Ldrawn_L2を形成する。
以上の工程により、チャネル層が微結晶シリコン膜および非晶質シリコン膜の2層構造からなる逆スタガー型の薄膜トランジスタ1が成される。
ここで、本実施形態のボトムゲート構造の微結晶シリコンTFTのチャネル層の形成時には、第1配線層L1には、ゲート電極だけでなく第1引出し配線Ldrawn_L1も存在するので、第1配線層L1がパネル内の全面にレイアウトされるようになり、非晶質シリコン膜を微結晶シリコン膜に変化させるために高出力の連続レーザ光を照射する過程では、パネル全体の熱プロファイルが、第1引出し配線Ldrawn_L1が存在しないときよりも均一になり、TFTの特性ばらつきが抑えられる。
微結晶シリコンTFTに限らず、その他の薄膜トランジスタでもレーザ光(たとえば固体レーザ)でアニール処理がなされる場合は熱プロファイルの不均一性が問題となり得るが、高出力の連続レーザ光が使用される微結晶シリコンTFTに比べるとその問題は小さく、特に、微結晶シリコンTFTにおいて引出し配線Ldrawn の一方の配線層を第1配線層L1にする効果が高い。
<<改善手法:第2実施形態>>
図8および図8Aは、引出し配線Ldrawn の断線に起因する表示不良を防止し得るようにした配線配置(レイアウト)の第2実施形態を説明する図である。ここで、図8は、第2実施形態における補助配線515と各走査線Lscanの配置関係を説明する平面透視図である。図8Aは図8における走査線Lscanの長手方向(b−b’線)の付加回路148(特に保護回路142)のトランジスタにも着目した平面透視図(1)および断面図(2)である。図8における走査線Lscanの長手方向と直交する方向(a−a’線)の断面図は図示を割愛するが、第1実施形態と同様である。
第2実施形態は、パッドや制御部109と画素アレイ部102の間に付加回路148(保護回路142やテストスイッチ回路144)を設けている場合のレイアウトの他の例である。第2実施形態は、前述の第1実施形態との相違点として、引出し配線Ldrawn の長手方向において、付加回路148が配設される領域についても、第1配線層L1と第2配線層L2に引出し配線Ldrawn を配置する点に特徴を有する。
第2実施形態の仕組みでは、図8や図8Aから理解されるように、画素アレイ部102から外周部へと引き出される各走査線Lscanの引出し配線Ldrawn が第1配線層L1および第2配線層L2で形成され、その長手方向における信号入力部側および画素アレイ部102側のそれぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ldrawn の長手方向における付加回路領域をも含む部分において、つまり長手方向における全範囲において、第1引出し配線Ldrawn_L1および第2引出し配線Ldrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部102との間の未接続が防止できる。
<<改善手法:第3実施形態>>
図9〜図9Bは、引出し配線Ldrawn の断線に起因する表示不良を防止し得るようにした配線配置(レイアウト)の第3実施形態を説明する図である。ここで、図9は、第3実施形態における画素アレイ部102周辺の実装態様を説明する図である。図9Aは、第3実施形態における補助配線515と各走査線Lscanの配置関係を説明する平面透視図である。図9Bは図9Aにおける走査線Lscanの長手方向(b−b’線)の断面図である。図9Aにおける走査線Lscanの長手方向と直交する方向(a−a’線)の断面図は図示を割愛するが、第1実施形態と同様である。
第3実施形態は、図9〜図9Bから明らかなように、引出し配線Ldrawn の長手方向における信号入力部側と画素アレイ部102側の間に付加回路148を設けない場合の例である。付加回路148が存在しないので、引出し配線Ldrawn の長さは短くできている。
第3実施形態の仕組みでは、図9Aおよび図9Bから理解されるように、画素アレイ部102から外周部へと引き出される各走査線Lscanの引出し配線Ldrawn が第1配線層L1および第2配線層L2で形成され、その長手方向における信号入力部側および画素アレイ部102側のそれぞれにおいてコンタクトLCで電気的な接続がとられている。このため、引出し配線Ldrawn の長手方向における全範囲において、第1引出し配線Ldrawn_L1および第2引出し配線Ldrawn_L2の何れかで断線しても、他方の配線層が接続されていることで、全体としては電気的な接続が維持されるので、信号入力部と画素アレイ部102との間の未接続が防止できる。
1…表示装置、100…表示パネル部、101…基板、102…画素アレイ部、103…垂直駆動部、104…書込走査部、104WS…書込走査線、105…駆動走査部、105DSL …電源供給線、106…水平駆動部、106HS…映像信号線、109…制御部、120…保持容量、121…駆動トランジスタ、125…サンプリングトランジスタ、127…有機EL素子、140…周辺回路部、142…保護回路、144…テストスイッチ回路、148…付加回路、200…駆動信号生成部、220…映像信号処理部、504…下部電極(アノード電極)、506…有機層、508…上部電極(カソード電極)、515…補助配線、LC…コンタクト、Lscan…走査線、Ldrawn ,Ldrawn_L1,Ldrawn_L2…引出し配線