JPH01124195A - セルフリフレッシュ方式 - Google Patents

セルフリフレッシュ方式

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JPH01124195A
JPH01124195A JP62282732A JP28273287A JPH01124195A JP H01124195 A JPH01124195 A JP H01124195A JP 62282732 A JP62282732 A JP 62282732A JP 28273287 A JP28273287 A JP 28273287A JP H01124195 A JPH01124195 A JP H01124195A
Authority
JP
Japan
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refresh
row
memory cell
row address
external control
Prior art date
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Pending
Application number
JP62282732A
Other languages
English (en)
Inventor
Yasuo Torimaru
鳥丸　安雄
Takeshi Inoue
剛至 井上
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Publication of JPH01124195A publication Critical patent/JPH01124195A/ja
Priority to US07/615,876 priority patent/US5146430A/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はダイナミックＲＡＭ、特に、画像用に用いる連
続的な読み出し／書き込みを行うフィールドメモリのセ
ルフリフレッシュ方式に関する。
〈従来の技術〉 フィールドメモリは通常のデータメモリとは異なり、画
像データを直列に書き込み／読み出しするものであるか
ら、ある一定の周期でメモリセルアレイが自動的にリフ
レッシュされるという性質をもっている。その周期はＮ
ＴＳＣ標準テレビ信号の場合は約１６．６ｍｓである。
一方、標準的なダイナミックＲＡＭのリフレッシュ周期
は、２５６ＫＤＲＡＭでは４ｍｓ、ＩＭＤＲＡＭでは８
ｍｓと規定されており、１６．６ｍｓより短いため、何
等かの方法でリフレッシュを行う必要があった。通常は
ダイナミックＲＡＭの外部にリフレッシュ制御用の回路
を持ち、一定周期毎にリフレッシュを行っている。
〈発明が解決しようとする間頂点〉 上記リフレッシュ方式は外部回路が必要であり、フィー
ルドメモリを用いた装置の設計を複雑にすると共に部品
点数増大の要因となっていた。
本発明はリフレッシュ制御回路を内蔵し、外部よりの制
御なしに、自動的にリフレッシュを行わせることにより
、上記問題点を解決しようとするものである。
く問題点を解決するための手段〉 メモリセルが行列状に配置されたダイナミックＲＡＭＶ
Ｃ於いて、任意の行を指定し、読み出した後に、内蔵す
るリフレッシュアドレスカウンタにより、リフレッシュ
行アドレスを自動的に発生させることにより、外部より
の制御なしにリフレッシュを行う。
〈実施例〉 第１図は本発明の一実施例を示すブロック図である。
図に於いて、ＭＡはメモリセルＭ１１＋・・・、　Ｍｊ
ｉ（が行列状に配置されたメモリセルアレイ、ＡＣＩは
行アドレスカウンタ、ＡＣ２はリフレッシュアドレスカ
ウンタ、ＭＰはマルチプレクサ、Ｒ（Ｒｔ＋・・・、Ｒ
ｊ）は行デコーダ、５（ｓｌ、・・・ｒｓｋ）は列セン
スアンプ、φＴＦは転送信号、Ｌ（Ｌ、・・・、Ｌｋ）
はＲ／Ｗレジスタ、Ｉｌｏは入出カライン、Ｃ（Ｃ＋＋
・・・、Ｃｋ）は列セレクタ、ＳＣＫはシフトクロック
である。
第２図のタイミング図と共に、動作を以下に説明する。
行アドレスカウンタＡＣ１の内容により、行デコーダＲ
１，・・・、Ｒｊの内、１個のデコーダＲｎが選択され
、２次元に配列されたメモリセルＭｌｌ　。
・・・、Ｍｊｋの中より、’ｎｌ＋・・・＋Ｍｎｋか活
性化され、予め書き込まれていたデータが列センスアン
プｓｌ、・・・、ＳｋＫより読み出される。転送信号φ
ＴＦによりＳｌ、・・・、Ｓｋ上のデータはＲ／Ｗレジ
スタｔ、ｌ　ｌ・・・＋Ｌｋへ転送される。その後、シ
フトクロック５ＣＫＫより列セレクタＣＩ、・・・、Ｃ
ｋが動作し、ｃｌ、ｃ２．・・・、Ｃｋの順にセレクタ
がオンし、Ｒ／ＷレジスタＬｌ、・・・、Ｌｋの内容が
直列に入出カラインＩ１０上に読み出される。次に、行
アドレスカウンタＡＣＩが１進むことにより、行デコー
ダＲｎ＋１　が選択され、メモリセルＭ（ｎ＋１）Ｉｔ
・・・＋　Ｍ（ｎ＋１　）ｋのデータが同様の手順で入
出カラインＩ１０上に読み出される。このようにして、
メモリセルアレイＭＡの全データが直列データとしてＩ
１０端子より外部へ供給される。
このメモリセルアレイが標準ＮＴＳＣ信号における１フ
イ一ルド分を記憶できる容量を持つとし、行デコーダの
数を１フイ一ルド分の走査線の数に等しいとすると、１
フイールドは１６．６　ｍＳ　　であり、コンポジット
ビデオ信号を３　ｆｓｃ　（ｆｓｃはカラーサブキャリ
ア周波数”＝；１５８ＭＨｚ）にてサンプリングすると
、 ｊ＝２６ｉ１１ である。本構成に於いては、メモリセルＭｌｌがアクセ
スされ、Ｍｊｋがアクセスされるまでの時間は約１６．
６ｍｓであり、〈従来の技術〉の項で述べたように、通
常のリフレッシュ周期より長いため、記憶していた内容
が破壊する恐れがある。本方式は、第２図のタイミング
図に示すように、リフレッシュ行デコーダ信号を転送信
号φπの間に発生させ、リフレッシュを行わせるもので
ある。第２図は転送信号間に３本のリフレッシュアドレ
ス’ｍ　ｒ　Ｒｒｒｌ＋１　ｒＲｍ＋２を押入してｂる
。次のφＴＦ信号の後には、Ｒｍ＋ｌｌ　、Ｒｍ＋４　
、Ｒｍ＋５等を発生せしめる。これらリフレッシュアド
レスの発生により、第２図では、行アドレスが１周する
間にリフレッシュアドレスは３周することになるので、
各メモリセルのリフレッシュ周期は、 １６．６ｍｓ ＃５．５ｍｓ となる。
第１図の例ではｊ＝２６３　、に＝６７８　であり、３
　ｆ　ＳＣでサンプリングし、量子化ビットを６ビツト
とすると、１フイールドを記憶するための容量は、 ２６３Ｘ６７８Ｘ６＃ＩＭビット となる。１Ｍビットクラスのリフレッシュ周期は８ｍｓ
以内であるから、本実施例ではこの条件を充分満足する
ことがわかる。
転送信号φＴＦ間に挿入するリフレッシュアドレス本数
をｔとすると、リフレッシュ周期は１６．６ｍ　ｓ　／
Ｌになる。また、ｔ＝１の場合、特に読み出し行アドレ
スＲｎとリフレッシュ行アドレスＲｍとの間に、 ｍ：ｒｌ＋ｊ− なる関係をもたせると、１周期のほぼ半分で全メモリセ
ルをリフレッシュすることが可能であり、ｔ＝２と同じ
効果がある。ｔは少ない方が消費電流は少なくなるので
有効な方法である。
〈発明の効果〉 本発明により、特に外部よりの制御なしにリフレッシュ
動作が可能になり、システムの部品点数が削減され、又
システム設計が容易になる。また、リフレッシュアドレ
ス本数ｔを増やすことによりリフレッシュ周期は短くな
るので、逆に読み出しのシフトクロックＳＣＫを遅くす
ることが可能になり、メモリの動作領域が拡がる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
そのタイミング図である。 符号の説明 ＡＣＩ　　：行アドレスカウンタ、ＡＣ２：リフレッシ
ュアドレスカウンタ、ＭＰ：マルチプレクサ、Ｒ（Ｒ１
、・・・、Ｒｊ）：行デコーダ、ＭＡ：メモリセルアレ
イ、Ｍｌｌ、・・・ｔＭｊｋ’メモリセノペ　Ｓ　（Ｓ
ｔ　ｒ・・・、Ｓｋ）：列センスアンプ、Ｌ（Ｌｌ　、
・・・、Ｌｋ）：Ｒ／　Ｗレジスタ、Ｉ１０二人出カラ
イン、Ｃ（ＣＩｒ−、Ｃｋ）：列セレクタ、−ＴＦ：転
送信号、ＳＣＫ：シフトクロック。

Claims (1)

    【特許請求の範囲】
  1. １、メモリセルが行列状に配置されたダイナミックＲＡ
    Ｍに於いて、任意の行を指定し、読み出した後に、内蔵
    するリフレッシュアドレスカウンタにより、リフレッシ
    ュ行アドレスを自動的に発生させることにより、外部よ
    りの制御無しにリフレッシュを行うことを特徴とするセ
    ルフリフレッシュ方式。
JP62282732A 1987-11-09 1987-11-09 セルフリフレッシュ方式 Pending JPH01124195A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP62282732A JPH01124195A (ja) 1987-11-09 1987-11-09 セルフリフレッシュ方式
US07/268,499 US4972376A (en) 1987-11-09 1988-11-08 Self-refresh system for use in a field memory device operating without reliance upon external control
US07/615,876 US5146430A (en) 1987-11-09 1990-11-20 Self-refresh system for use in a field memory device

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JP62282732A JPH01124195A (ja) 1987-11-09 1987-11-09 セルフリフレッシュ方式

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