JPH0590952A - 同期式カウンタ - Google Patents

Abstract

(57)【要約】 【目的】 高速で、かつ多ビット長の同期式カウンタを
提供する。 【構成】 カウント回路３２，３３の出力をＤ−ＦＦ４
１，４２でリクロックし、そのＭＳＢの出力端子Ｑ４１
₂ を次のカウント回路３３の入力とする。これにより、
各カウント回路３２，３３の出力はクロック信号ＣＫに
比べ、フリップフロップ２段分しか遅れない。そのた
め、Ｄ−ＦＦ４１，４２でリクロックが可能となる。さ
らに、シフトレジスタ５１，５２でクロック単位の遅延
補正を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号に同期し
て動作する動作速度の速い多ビットの同期式カウンタに
関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
斎藤忠夫著「ディジタル回路」６版（昭６２−１０−３
０）コロナ社、Ｐ．１０２−１０３に記載されるものが
あった。以下、その構成を図を用いて説明する。

【０００３】図３は、従来の４ビット同期式カウンタの
一構成例を示す回路図である。この４ビット同期式カウ
ンタは、４個のＪＫ型フリップフロップ（以下、ＪＫ−
ＦＦという）１０〜１３を有し、その最下位ビット（Ｌ
ＳＢ）のＪＫ−ＦＦ１０の２入力端子Ｊ，Ｋに、論理
“１”が接続されている。ＪＫ−ＦＦ１０の出力端子Ｑ
は、ＬＳＢの出力端子Ｑ０、ＪＫ−ＦＦ１１の２入力端
子Ｊ，Ｋ、及びキャリー（桁上げ）用のＡＮＤゲート２
１，２２にそれぞれ接続されている。

【０００４】ＪＫ−ＦＦ１１の出力端子Ｑは、出力端子
Ｑ１及びＡＮＤゲート２１，２２に接続され、そのＡＮ
Ｄゲート２１がＪＫ−ＦＦ１２の２入力端子Ｊ，Ｋに接
続されている。ＪＫ−ＦＦ１２の出力端子Ｑは、出力端
子Ｑ２及びＡＮＤゲート２２に接続され、そのＡＮＤゲ
ート２２がＪＫ−ＦＦ１３の２入力端子Ｊ，Ｋに接続さ
れ、さらにそのＪＫ−ＦＦ１３の出力端子Ｑが最上位ビ
ット（ＭＳＢ）の出力端子Ｑ３に接続されている。各Ｊ
Ｋ−ＦＦ１０〜１３のクロック入力端子には、反転クロ
ック信号ＣＫが共通接続されている。

【０００５】ＪＫ−ＦＦ１０〜１３は、２入力端子Ｊ，
Ｋを共に“０”にすれば、現在の状態が保持され、共に
“１”にすると出力が反転する。反転クロック信号ＣＫ
の負のエッジトリガ（立上がり）により、ＪＫ−ＦＦ１
０は、その反転クロック信号ＣＫを１／２分周した信号
を、出力端子Ｑ０、ＪＫ−ＦＦ１１の入力端子Ｊ，Ｋ、
及びＡＮＤゲート２１，２２へ出力する。

【０００６】ＪＫ−ＦＦ１１は、出力端子Ｑ０が“１”
の時、反転クロック信号ＣＫの負のエッジトリガに同期
して出力状態が反転し、それを出力端子Ｑ１及びＡＮＤ
ゲート２１，２２へ出力する。ＪＫ−ＦＦ１２，１３
は、それぞれ出力端子Ｑ１，Ｑ２が“１”の時、反転ク
ロック信号ＣＫの負のエッジトリガに同期して出力状態
が反転し、それを出力端子Ｑ２，Ｑ３からそれぞれ出力
する。このようにして、４ビットのバイナリ・カウンタ
動作が実行される。

【０００７】図３と同様の接続法により、ｎ個（但し、
ｎは自然数）のＪＫ−ＦＦを用いてｎビットの同期式カ
ウンタを構成できる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記構
成の同期式カウンタでは、次のような課題があった。 （ａ） ＪＫ−ＦＦ１０〜１３の数を増やしてビット数
を大きくすると、ＬＳＢのＪＫ−ＦＦ１０の出力端子Ｑ
に接続されるＪＫ−ＦＦ１１〜１３の数が多くなり、そ
のＪＫ−ＦＦ１０のファンアウト数（１つのゲートの出
力端子に接続している並列負荷の数）が増大する。その
ため、同期式カウンタの動作速度が遅くなるという問題
があった。

【０００９】（ｂ） ビット数が多くなると、ＭＳＢの
ＪＫ−ＦＦ１３の入力端子Ｊ，Ｋに接続されるＡＮＤゲ
ート２２のファンイン数（論理ゲートにおいて、１つの
ゲートに接続しうる入力の数）が増え、同期式カウンタ
の動作速度を遅くするという問題もあった。

【００１０】本発明は前記従来技術が持っていた課題と
して、ビット数の増大によって動作速度が低下するとい
う点について解決した同期式カウンタを提供するもので
ある。

【００１１】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、多ビットの同期式カウンタにおい
て、クロック信号に同期して動作する同期式の各複数ビ
ットからなる第１〜第ｎ（但し、ｎは自然数）のカウン
ト回路と、前記第２〜第ｎのカウント回路の各出力ビッ
トを前記クロック信号にそれぞれ同期させる各複数ビッ
トからなる第１〜第ｎ−１のタイミング調整手段と、前
記第１のカウント回路の出力ビット、及び前記第１〜第
ｎ−２のタイミング調整手段の出力ビットを前記クロッ
ク信号に同期してそれぞれシフトする各複数ビットから
なるｎ−ｉ（但し、ｉ＝１，２，…，ｎ−１）段の第１
〜第ｎ−１のシフト手段とを備えている。

【００１２】そして、前記第１のカウント回路の出力ビ
ットのうちのＭＳＢを前記第２のカウント回路に入力
し、前記第１〜第ｎ−２のタイミング調整手段の各出力
ビットのうちの最上位ビットを前記第３〜第ｎのカウン
ト回路にそれぞれ入力し、前記第１〜第ｎ−１のシフト
手段の出力ビット及び前記第ｎ−１のタイミング調整手
段の出力ビットをカウンタ出力とする構成にしている。

【００１３】第２の発明は、第１の発明のタイミング調
整手段を、複数ビットの遅延型フリップフロップ（以
下、Ｄ−ＦＦという）で構成し、シフト手段を複数ビッ
トのシフトレジスタで構成している。

【００１４】

【作用】第１の発明によれば、以上のように同期式カウ
ンタを構成したので、第２〜第ｎのカウント回路の出力
は、第１〜第ｎ−１のタイミング調整手段でリクロック
され、その第１〜第ｎ−２のタイミング調整手段の各出
力ビットの内のＭＳＢを次の第３〜第ｎのカウント回路
にそれぞれ入力する。そのため、同期式カウンタを多数
の第１〜第ｎのカウント回路で構成しても、その各第２
〜第ｎのカウント回路の出力がクロック信号に比べ、例
えばフリップフロップ２段分しか遅れないので、第１〜
第ｎ−１のタイミング調整手段でリクロックが行える。
さらに、第１のカウント回路の出力ビット、及び第１〜
第ｎ−２のタイミング調整手段の出力ビットは、第１〜
第ｎ−１のシフト手段でクロック単位の遅延補正が行わ
れる。

【００１５】第２の発明によれば、Ｄ−ＦＦはカウント
回路の出力をリクロックし、さらにシフトレジスタは第
１のカウント回路の出力及びＤ−ＦＦの出力をクロック
信号に同期してシフトし、クロック単位の遅延補正を行
う。従って、前記課題を解決できるのである。

【００１６】

【実施例】図１は、本発明の実施例を示す６ビット同期
式カウンタの回路図である。この６ビット同期式カウン
タは、２ビット同期式の第１〜第３のカウント回路３１
〜３３と、リクロック用の第１，第２のタイミング調整
手段（例えば、第１，第２のＤ−ＦＦ）４１，４２と、
第１，第２のシフト手段（例えば、第１，第２のシフト
レジスタ）５１，５２とで、構成されている。各第１〜
第３のカウント回路３１〜３３は、入力端子Ｉ３１〜Ｉ
３３及び出力端子Ｑ３１₁ ，Ｑ３１₂ 〜Ｑ３３₁ ，Ｑ３
３₂ を有している。第１のＤ−ＦＦ４１は、２個のＤ−
ＦＦ４１₁ ，４１₂ で構成され、さらに第２のＤ−ＦＦ
４２も、２個のＤ−ＦＦ４２₁ ，４２₂ で構成されてい
る。

【００１７】各Ｄ−ＦＦ４１₁ ，４１₂ ，４２₁ ，４２
₂ は、入力端子４１₁ ，４１₂ ，４２₁ ，４２₂ 、クロ
ック端子Ｃ４１₁ ，Ｃ４１₂ ，Ｃ４２₁ ，Ｃ４２₂ 、及
び出力端子Ｑ４１₁ ，Ｑ４１₂ ，Ｑ４２₁ ，Ｑ４２₂ を
有している。第１のシフトレジスタ５１は、２個の２段
のシフトレジスタ５１₁ ，５１₂ で構成され、さらに第
２のシフトレジスタ５２が、２個の１段のシフトレジス
タ５２₁ ，５２₂ で構成されている。各シフトレジスタ
５１₁ ，５１₂ ，５２₁ ，５２₂ は、入力端子Ｉ５
１₁ ，Ｉ５１₂ ，Ｉ５２₁ ，Ｉ５２₂ 、クロック端子Ｃ
５１₁ ，Ｃ５１₂ ，Ｃ５２₁ ，Ｃ５２₂ 、及び出力端子
Ｑ５１₁ ，Ｑ５１₂ ，Ｑ５２₁ ，Ｑ５２₂ を有してい
る。

【００１８】各２ビットのカウント回路３１〜３３の
内、該カウント回路３１の入力端子Ｉ３１がクロック信
号ＣＫに接続され、そのＭＳＢの出力端子Ｑ３１₂ がカ
ウント回路３２の入力端子Ｉ３２に接続されている。カ
ウント回路３２，３３の出力端子Ｑ３２₁ ，Ｑ３３₁ 及
びＭＳＢの出力端子Ｑ３２₂ ，Ｑ３３₂ は、各Ｄ−ＦＦ
４１₁ 〜４２₂ の入力端子Ｄ４１₁ 〜Ｄ４２₂ にそれぞ
れ接続されている。クロック信号ＣＫは各Ｄ−ＦＦ４１
₁ 〜４２₂ のクロック端子Ｃ４１₁ 〜Ｃ４２₂ に共通接
続され、そのＤ−ＦＦ４１₂ の出力端子Ｑ４１₂ がカウ
ント回路３３の入力端子Ｉ３３に接続されている。

【００１９】シフトレジスタ５１₁ 〜５２₂ のクロック
端子Ｃ５１₁ 〜Ｃ５２₂ がクロック信号ＣＫに接続さ
れ、その各入力端子Ｉ５１₁ 〜Ｉ５２₂ がカウント回路
３１の出力端子Ｑ３１₁ ，Ｑ３１₂ 及びＤ−ＦＦ４
１₁ ，４１₂ の出力端子Ｑ４１₁ ，Ｑ４１₂ にそれぞれ
接続されている。さらに、２段のシフトレジスタ５
１₁ ，５１₂ の出力端子Ｑ５１₁ ，Ｑ５１₂ が出力端子
Ｑ０，Ｑ１に接続され、１段のシフトレジスタ５２₁ ，
５２₂ の出力端子Ｑ５２₁ ，Ｑ５２₂ が出力端子Ｑ２，
Ｑ３に接続され、Ｄ−ＦＦ４２₁ ，４２₂ の出力端子Ｑ
４２₁，Ｑ４２₂ が出力端子Ｑ４，Ｑ５に接続されてい
る。

【００２０】図２は図１のタイミングチャートであり、
この図を参照しつつ、図１の動作を説明する。なお、図
２中のＴ１，Ｔ２，Ｔ３は各カウント回路３１，３２，
３３の遅延時間、Ｔ４はＤ−ＦＦ４１₂ の遅延時間であ
る。

【００２１】すべてのカウント回路３１〜３３、Ｄ−Ｆ
Ｆ４１₁ 〜４２₂ 、及びシフトレジスタ５１₁ 〜５２₂
は、例えばネガティブエッジ（立下がり）で動作する。
カウント回路３１は、クロック信号ＣＫに同期して動作
し、カウントが一巡すると、そのＭＳＢの出力端子Ｑ３
１₂ が立下がる。カウント回路３２は、出力端子Ｑ３１
₂ の立下がりに同期して動作し、カウントが一巡する
と、そのＭＳＢの出力端子Ｑ３２₁ が立下がる。出力端
子Ｑ３２₁ の出力ビットは、Ｄ−ＦＦ４１₂ によってク
ロック信号ＣＫに同期した信号となり、該Ｄ−ＦＦ４１
₂ の出力端子Ｑ４１₂ から出力される。カウント回路３
３は、Ｄ−ＦＦ４１₂ の出力端子Ｑ４１₂ の立下がりに
同期してカウント動作する。その出力端子Ｑ３３₁ ，Ｑ
３３₂ の出力は、Ｄ−ＦＦ４２₁ と４２₂ によってクロ
ック信号ＣＫに同期した信号となり、出力端子Ｑ４，Ｑ
５から出力される。

【００２２】カウント回路３２の出力は、Ｄ−ＦＦ４１
₁ ，４１₂ を通してクロック信号ＣＫと同期を取るた
め、カウント回路３１に比べて１クロック分遅れる。カ
ウント回路３３はＤ−ＦＦ４１₂ の出力によって動作
し、その出力端子Ｑ３３₁ ，Ｑ３３₂ の出力信号をＤ−
ＦＦ４２₁ または４２₂ を通すため、カウント回路３１
に比べて２クロック分遅れる。この遅れを補正するた
め、カウント回路３１の出力を、クロック信号ＣＫに同
期して動作する２段のシフトレジスタ５１₁ ，５１₂ で
シフトし、出力端子Ｑ０，Ｑ１から出力している。さら
に、Ｄ−ＦＦ４１₁ ，４１₂ の出力を、クロック信号Ｃ
Ｋに同期して動作する１段のシフトレジスタ５２₁ ，５
２₂ でシフトし、出力端子Ｑ２，Ｑ３から出力してい
る。

【００２３】カウント回路３２の出力エッジは、クロッ
ク信号ＣＫの立下がりに対して、カウント回路３１の遅
延時間と該カウント回路３２の遅延時間の分だけ遅れ
る。カウント回路３３の出力エッジは、クロック信号Ｃ
Ｋの立下がりに対して、Ｄ−ＦＦ４１₂ の遅延時間と該
カウント回路３３の遅延時間分だけ遅れる。通常、カウ
ント回路３１〜３３の出力は、図３のようにクロック信
号ＣＫに同期するフリップフロップの出力を用いている
ので、入力クロックに対する遅れはフリップフロップの
遅延時間となる。即ち、カウント回路３２及び３３の出
力は、クロック信号ＣＫに比べてフリップフロップ２段
分しか遅れないため、Ｄ−ＦＦ４１₁ 〜４２₂ でリクロ
ックできる。

【００２４】以上のように、本実施例では、カウント回
路３２，３３の出力をＤ−ＦＦ４１，４２でリクロック
し、そのＭＳＢの出力端子Ｑ４１₂ の出力を次のカウン
ト回路３３の入力としたので、該同期式カウンタを多数
のカウント回路（例えば、３個）で構成しても、各カウ
ント回路３２，３３の出力はクロック信号ＣＫに比べ、
フリップフロップ２段分しか遅れないため、Ｄ−ＦＦ４
１，４２でリクロックが可能である。さらに、シフトレ
ジスタ５１，５２でクロック単位の遅延補正を行うの
で、高速かつ多ビット長の同期式カウンタを構成でき
る。

【００２５】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１では６ビット同期式カウンタについて説明
したが、他のビット数の同期式カウンタも上記実施例と
同様に構成できる。例えば、ｍビットのカウント回路を
用いてｎビットの同期式カウンタを構成する場合、ｎ／
ｍ個のカウント回路３１，３２，３３，…と、（１−ｎ
／ｍ）個のＤ−ＦＦ４１，４２，…と、（１−ｎ／ｍ）
個のシフトレジスタ５１，５２，…とで構成し、その各
シフトレジスタ５１，５２，…の段数を、ｎ−ｉ（但
し、ｉ＝１，２，…，ｎ−１）とすれば良い。

【００２６】（ｂ）図１のカウント回路３１，３２，３
３，…は、図３のようなＪＫ−ＦＦで構成する以外に、
他の回路で構成することも可能である。また、図１のＤ
−ＦＦ４１，４２，…を他のフリップフロップやゲート
回路等を用いたタイミング調整手段で構成したり、或い
はシフトレジスタ５１，５２，…をフリップフロップや
ゲート回路等を用いた他のシフト手段で構成しても良
い。

【００２７】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第２〜第ｎのカウント回路の出力を第１〜第
ｎ−１のタイミング調整手段でリクロックし、その第１
〜第ｎ−２のタイミング調整手段の各出力ビットの内の
ＭＳＢを次の第３〜第ｎのカウント回路の入力としたの
で、該同期式カウンタを多数のカウント回路で構成して
も、各第２〜第ｎのカウント回路の出力はクロック信号
に比べ、例えばフリップフロップ２段分しか遅れないた
め、タイミング調整手段でリクロックが可能である。さ
らに、シフト手段でクロック単位の遅延補正をすること
で、高速かつ多ビット長の同期式カウンタを簡単に構成
できる。

【００２８】第２の発明によれば、タイミング調整手段
を複数ビットのＤ−ＦＦで構成すると共に、シフト手段
を複数ビットのシフトレジスタで構成したので、Ｄ−Ｆ
Ｆで簡単にリクロックが行え、しかもシフトレジスタで
クロック単位の遅延補正を的確に行うことができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す６ビット同期式カウンタ
の回路図である。

【図２】図１のタイミングチャートである。

【図３】従来の４ビット同期式カウンタの回路図であ
る。

【符号の説明】

３１，３２，３３ 第１，第２，第３のカウント回路 ４１，４２ 第１，第２のＤ−ＦＦ ４１₁ 〜４２₂ Ｄ−ＦＦ ５１，５２ 第１，第２のシフトレジスタ ５１₁ ，５１₂ ２段のシフトレジスタ ５２₁ ，５２₂ １段のシフトレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期して動作する同期式
   の各複数ビットからなる第１〜第ｎ（但し、ｎは自然
   数）のカウント回路と、 前記第２〜第ｎのカウント回路の各出力ビットを前記ク
   ロック信号にそれぞれ同期させる各複数ビットからなる
   第１〜第ｎ−１のタイミング調整手段と、 前記第１のカウント回路の出力ビット、及び前記第１〜
   第ｎ−２のタイミング調整手段の出力ビットを前記クロ
   ック信号に同期してそれぞれシフトする各複数ビットか
   らなるｎ−ｉ（但し、ｉ＝１，２，…，ｎ−１）段の第
   １〜第ｎ−１のシフト手段とを備え、 前記第１のカウント回路の出力ビットのうちの最上位ビ
   ットを前記第２のカウント回路に入力し、前記第１〜第
   ｎ−２のタイミング調整手段の各出力ビットのうちの最
   上位ビットを前記第３〜第ｎのカウント回路にそれぞれ
   入力し、前記第１〜第ｎ−１のシフト手段の出力ビット
   及び前記第ｎ−１のタイミング調整手段の出力ビットを
   カウンタ出力とする構成にしたことを特徴とする同期式
   カウンタ。
2. 【請求項２】 請求項１記載の同期式カウンタにおい
   て、 前記タイミング調整手段は複数ビットの遅延型フリップ
   フロップで、前記シフト手段は複数ビットのシフトレジ
   スタで、それぞれ構成した同期式カウンタ。