JPH0590952A - 同期式カウンタ - Google Patents
同期式カウンタInfo
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- JPH0590952A JPH0590952A JP25196891A JP25196891A JPH0590952A JP H0590952 A JPH0590952 A JP H0590952A JP 25196891 A JP25196891 A JP 25196891A JP 25196891 A JP25196891 A JP 25196891A JP H0590952 A JPH0590952 A JP H0590952A
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- bit
- bits
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Abstract
提供する。 【構成】 カウント回路32,33の出力をD−FF4
1,42でリクロックし、そのMSBの出力端子Q41
2 を次のカウント回路33の入力とする。これにより、
各カウント回路32,33の出力はクロック信号CKに
比べ、フリップフロップ2段分しか遅れない。そのた
め、D−FF41,42でリクロックが可能となる。さ
らに、シフトレジスタ51,52でクロック単位の遅延
補正を行う。
Description
て動作する動作速度の速い多ビットの同期式カウンタに
関するものである。
斎藤忠夫著「ディジタル回路」6版(昭62−10−3
0)コロナ社、P.102−103に記載されるものが
あった。以下、その構成を図を用いて説明する。
一構成例を示す回路図である。この4ビット同期式カウ
ンタは、4個のJK型フリップフロップ(以下、JK−
FFという)10〜13を有し、その最下位ビット(L
SB)のJK−FF10の2入力端子J,Kに、論理
“1”が接続されている。JK−FF10の出力端子Q
は、LSBの出力端子Q0、JK−FF11の2入力端
子J,K、及びキャリー(桁上げ)用のANDゲート2
1,22にそれぞれ接続されている。
Q1及びANDゲート21,22に接続され、そのAN
Dゲート21がJK−FF12の2入力端子J,Kに接
続されている。JK−FF12の出力端子Qは、出力端
子Q2及びANDゲート22に接続され、そのANDゲ
ート22がJK−FF13の2入力端子J,Kに接続さ
れ、さらにそのJK−FF13の出力端子Qが最上位ビ
ット(MSB)の出力端子Q3に接続されている。各J
K−FF10〜13のクロック入力端子には、反転クロ
ック信号CKが共通接続されている。
Kを共に“0”にすれば、現在の状態が保持され、共に
“1”にすると出力が反転する。反転クロック信号CK
の負のエッジトリガ(立上がり)により、JK−FF1
0は、その反転クロック信号CKを1/2分周した信号
を、出力端子Q0、JK−FF11の入力端子J,K、
及びANDゲート21,22へ出力する。
の時、反転クロック信号CKの負のエッジトリガに同期
して出力状態が反転し、それを出力端子Q1及びAND
ゲート21,22へ出力する。JK−FF12,13
は、それぞれ出力端子Q1,Q2が“1”の時、反転ク
ロック信号CKの負のエッジトリガに同期して出力状態
が反転し、それを出力端子Q2,Q3からそれぞれ出力
する。このようにして、4ビットのバイナリ・カウンタ
動作が実行される。
nは自然数)のJK−FFを用いてnビットの同期式カ
ウンタを構成できる。
成の同期式カウンタでは、次のような課題があった。 (a) JK−FF10〜13の数を増やしてビット数
を大きくすると、LSBのJK−FF10の出力端子Q
に接続されるJK−FF11〜13の数が多くなり、そ
のJK−FF10のファンアウト数(1つのゲートの出
力端子に接続している並列負荷の数)が増大する。その
ため、同期式カウンタの動作速度が遅くなるという問題
があった。
JK−FF13の入力端子J,Kに接続されるANDゲ
ート22のファンイン数(論理ゲートにおいて、1つの
ゲートに接続しうる入力の数)が増え、同期式カウンタ
の動作速度を遅くするという問題もあった。
して、ビット数の増大によって動作速度が低下するとい
う点について解決した同期式カウンタを提供するもので
ある。
を解決するために、多ビットの同期式カウンタにおい
て、クロック信号に同期して動作する同期式の各複数ビ
ットからなる第1〜第n(但し、nは自然数)のカウン
ト回路と、前記第2〜第nのカウント回路の各出力ビッ
トを前記クロック信号にそれぞれ同期させる各複数ビッ
トからなる第1〜第n−1のタイミング調整手段と、前
記第1のカウント回路の出力ビット、及び前記第1〜第
n−2のタイミング調整手段の出力ビットを前記クロッ
ク信号に同期してそれぞれシフトする各複数ビットから
なるn−i(但し、i=1,2,…,n−1)段の第1
〜第n−1のシフト手段とを備えている。
ットのうちのMSBを前記第2のカウント回路に入力
し、前記第1〜第n−2のタイミング調整手段の各出力
ビットのうちの最上位ビットを前記第3〜第nのカウン
ト回路にそれぞれ入力し、前記第1〜第n−1のシフト
手段の出力ビット及び前記第n−1のタイミング調整手
段の出力ビットをカウンタ出力とする構成にしている。
整手段を、複数ビットの遅延型フリップフロップ(以
下、D−FFという)で構成し、シフト手段を複数ビッ
トのシフトレジスタで構成している。
ンタを構成したので、第2〜第nのカウント回路の出力
は、第1〜第n−1のタイミング調整手段でリクロック
され、その第1〜第n−2のタイミング調整手段の各出
力ビットの内のMSBを次の第3〜第nのカウント回路
にそれぞれ入力する。そのため、同期式カウンタを多数
の第1〜第nのカウント回路で構成しても、その各第2
〜第nのカウント回路の出力がクロック信号に比べ、例
えばフリップフロップ2段分しか遅れないので、第1〜
第n−1のタイミング調整手段でリクロックが行える。
さらに、第1のカウント回路の出力ビット、及び第1〜
第n−2のタイミング調整手段の出力ビットは、第1〜
第n−1のシフト手段でクロック単位の遅延補正が行わ
れる。
回路の出力をリクロックし、さらにシフトレジスタは第
1のカウント回路の出力及びD−FFの出力をクロック
信号に同期してシフトし、クロック単位の遅延補正を行
う。従って、前記課題を解決できるのである。
式カウンタの回路図である。この6ビット同期式カウン
タは、2ビット同期式の第1〜第3のカウント回路31
〜33と、リクロック用の第1,第2のタイミング調整
手段(例えば、第1,第2のD−FF)41,42と、
第1,第2のシフト手段(例えば、第1,第2のシフト
レジスタ)51,52とで、構成されている。各第1〜
第3のカウント回路31〜33は、入力端子I31〜I
33及び出力端子Q311 ,Q312 〜Q331 ,Q3
32 を有している。第1のD−FF41は、2個のD−
FF411 ,412 で構成され、さらに第2のD−FF
42も、2個のD−FF421 ,422 で構成されてい
る。
2 は、入力端子411 ,412 ,421 ,422 、クロ
ック端子C411 ,C412 ,C421 ,C422 、及
び出力端子Q411 ,Q412 ,Q421 ,Q422 を
有している。第1のシフトレジスタ51は、2個の2段
のシフトレジスタ511 ,512 で構成され、さらに第
2のシフトレジスタ52が、2個の1段のシフトレジス
タ521 ,522 で構成されている。各シフトレジスタ
511 ,512 ,521 ,522 は、入力端子I5
11 ,I512 ,I521 ,I522 、クロック端子C
511 ,C512 ,C521 ,C522 、及び出力端子
Q511 ,Q512 ,Q521 ,Q522 を有してい
る。
内、該カウント回路31の入力端子I31がクロック信
号CKに接続され、そのMSBの出力端子Q312 がカ
ウント回路32の入力端子I32に接続されている。カ
ウント回路32,33の出力端子Q321 ,Q331 及
びMSBの出力端子Q322 ,Q332 は、各D−FF
411 〜422 の入力端子D411 〜D422 にそれぞ
れ接続されている。クロック信号CKは各D−FF41
1 〜422 のクロック端子C411 〜C422 に共通接
続され、そのD−FF412 の出力端子Q412 がカウ
ント回路33の入力端子I33に接続されている。
端子C511 〜C522 がクロック信号CKに接続さ
れ、その各入力端子I511 〜I522 がカウント回路
31の出力端子Q311 ,Q312 及びD−FF4
11 ,412 の出力端子Q411 ,Q412 にそれぞれ
接続されている。さらに、2段のシフトレジスタ5
11 ,512 の出力端子Q511 ,Q512 が出力端子
Q0,Q1に接続され、1段のシフトレジスタ521 ,
522 の出力端子Q521 ,Q522 が出力端子Q2,
Q3に接続され、D−FF421 ,422 の出力端子Q
421,Q422 が出力端子Q4,Q5に接続されてい
る。
この図を参照しつつ、図1の動作を説明する。なお、図
2中のT1,T2,T3は各カウント回路31,32,
33の遅延時間、T4はD−FF412 の遅延時間であ
る。
F411 〜422 、及びシフトレジスタ511 〜522
は、例えばネガティブエッジ(立下がり)で動作する。
カウント回路31は、クロック信号CKに同期して動作
し、カウントが一巡すると、そのMSBの出力端子Q3
12 が立下がる。カウント回路32は、出力端子Q31
2 の立下がりに同期して動作し、カウントが一巡する
と、そのMSBの出力端子Q321 が立下がる。出力端
子Q321 の出力ビットは、D−FF412 によってク
ロック信号CKに同期した信号となり、該D−FF41
2 の出力端子Q412 から出力される。カウント回路3
3は、D−FF412 の出力端子Q412 の立下がりに
同期してカウント動作する。その出力端子Q331 ,Q
332 の出力は、D−FF421 と422 によってクロ
ック信号CKに同期した信号となり、出力端子Q4,Q
5から出力される。
1 ,412 を通してクロック信号CKと同期を取るた
め、カウント回路31に比べて1クロック分遅れる。カ
ウント回路33はD−FF412 の出力によって動作
し、その出力端子Q331 ,Q332 の出力信号をD−
FF421 または422 を通すため、カウント回路31
に比べて2クロック分遅れる。この遅れを補正するた
め、カウント回路31の出力を、クロック信号CKに同
期して動作する2段のシフトレジスタ511 ,512 で
シフトし、出力端子Q0,Q1から出力している。さら
に、D−FF411 ,412 の出力を、クロック信号C
Kに同期して動作する1段のシフトレジスタ521 ,5
22 でシフトし、出力端子Q2,Q3から出力してい
る。
ク信号CKの立下がりに対して、カウント回路31の遅
延時間と該カウント回路32の遅延時間の分だけ遅れ
る。カウント回路33の出力エッジは、クロック信号C
Kの立下がりに対して、D−FF412 の遅延時間と該
カウント回路33の遅延時間分だけ遅れる。通常、カウ
ント回路31〜33の出力は、図3のようにクロック信
号CKに同期するフリップフロップの出力を用いている
ので、入力クロックに対する遅れはフリップフロップの
遅延時間となる。即ち、カウント回路32及び33の出
力は、クロック信号CKに比べてフリップフロップ2段
分しか遅れないため、D−FF411 〜422 でリクロ
ックできる。
路32,33の出力をD−FF41,42でリクロック
し、そのMSBの出力端子Q412 の出力を次のカウン
ト回路33の入力としたので、該同期式カウンタを多数
のカウント回路(例えば、3個)で構成しても、各カウ
ント回路32,33の出力はクロック信号CKに比べ、
フリップフロップ2段分しか遅れないため、D−FF4
1,42でリクロックが可能である。さらに、シフトレ
ジスタ51,52でクロック単位の遅延補正を行うの
で、高速かつ多ビット長の同期式カウンタを構成でき
る。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (a) 図1では6ビット同期式カウンタについて説明
したが、他のビット数の同期式カウンタも上記実施例と
同様に構成できる。例えば、mビットのカウント回路を
用いてnビットの同期式カウンタを構成する場合、n/
m個のカウント回路31,32,33,…と、(1−n
/m)個のD−FF41,42,…と、(1−n/m)
個のシフトレジスタ51,52,…とで構成し、その各
シフトレジスタ51,52,…の段数を、n−i(但
し、i=1,2,…,n−1)とすれば良い。
3,…は、図3のようなJK−FFで構成する以外に、
他の回路で構成することも可能である。また、図1のD
−FF41,42,…を他のフリップフロップやゲート
回路等を用いたタイミング調整手段で構成したり、或い
はシフトレジスタ51,52,…をフリップフロップや
ゲート回路等を用いた他のシフト手段で構成しても良
い。
によれば、第2〜第nのカウント回路の出力を第1〜第
n−1のタイミング調整手段でリクロックし、その第1
〜第n−2のタイミング調整手段の各出力ビットの内の
MSBを次の第3〜第nのカウント回路の入力としたの
で、該同期式カウンタを多数のカウント回路で構成して
も、各第2〜第nのカウント回路の出力はクロック信号
に比べ、例えばフリップフロップ2段分しか遅れないた
め、タイミング調整手段でリクロックが可能である。さ
らに、シフト手段でクロック単位の遅延補正をすること
で、高速かつ多ビット長の同期式カウンタを簡単に構成
できる。
を複数ビットのD−FFで構成すると共に、シフト手段
を複数ビットのシフトレジスタで構成したので、D−F
Fで簡単にリクロックが行え、しかもシフトレジスタで
クロック単位の遅延補正を的確に行うことができる。
の回路図である。
る。
Claims (2)
- 【請求項1】 クロック信号に同期して動作する同期式
の各複数ビットからなる第1〜第n(但し、nは自然
数)のカウント回路と、 前記第2〜第nのカウント回路の各出力ビットを前記ク
ロック信号にそれぞれ同期させる各複数ビットからなる
第1〜第n−1のタイミング調整手段と、 前記第1のカウント回路の出力ビット、及び前記第1〜
第n−2のタイミング調整手段の出力ビットを前記クロ
ック信号に同期してそれぞれシフトする各複数ビットか
らなるn−i(但し、i=1,2,…,n−1)段の第
1〜第n−1のシフト手段とを備え、 前記第1のカウント回路の出力ビットのうちの最上位ビ
ットを前記第2のカウント回路に入力し、前記第1〜第
n−2のタイミング調整手段の各出力ビットのうちの最
上位ビットを前記第3〜第nのカウント回路にそれぞれ
入力し、前記第1〜第n−1のシフト手段の出力ビット
及び前記第n−1のタイミング調整手段の出力ビットを
カウンタ出力とする構成にしたことを特徴とする同期式
カウンタ。 - 【請求項2】 請求項1記載の同期式カウンタにおい
て、 前記タイミング調整手段は複数ビットの遅延型フリップ
フロップで、前記シフト手段は複数ビットのシフトレジ
スタで、それぞれ構成した同期式カウンタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25196891A JP3238439B2 (ja) | 1991-09-30 | 1991-09-30 | 同期式カウンタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25196891A JP3238439B2 (ja) | 1991-09-30 | 1991-09-30 | 同期式カウンタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0590952A true JPH0590952A (ja) | 1993-04-09 |
JP3238439B2 JP3238439B2 (ja) | 2001-12-17 |
Family
ID=17230677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25196891A Expired - Fee Related JP3238439B2 (ja) | 1991-09-30 | 1991-09-30 | 同期式カウンタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3238439B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6593782B2 (en) | 2000-03-18 | 2003-07-15 | Institut Fuer Halbleiterphysik Frankfurt (Oder) Gmbh | Static frequency divider with a divider ratio which can be switched over |
JP2009165064A (ja) * | 2008-01-10 | 2009-07-23 | Nec Corp | 分周回路及び分周方法 |
-
1991
- 1991-09-30 JP JP25196891A patent/JP3238439B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6593782B2 (en) | 2000-03-18 | 2003-07-15 | Institut Fuer Halbleiterphysik Frankfurt (Oder) Gmbh | Static frequency divider with a divider ratio which can be switched over |
JP2009165064A (ja) * | 2008-01-10 | 2009-07-23 | Nec Corp | 分周回路及び分周方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3238439B2 (ja) | 2001-12-17 |
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