JP2765867B2 - 誘電体分離基板及びその製造方法 - Google Patents
誘電体分離基板及びその製造方法Info
- Publication number
- JP2765867B2 JP2765867B2 JP63229986A JP22998688A JP2765867B2 JP 2765867 B2 JP2765867 B2 JP 2765867B2 JP 63229986 A JP63229986 A JP 63229986A JP 22998688 A JP22998688 A JP 22998688A JP 2765867 B2 JP2765867 B2 JP 2765867B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- region
- substrate
- insulator
- dielectric isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積装置（以下ICと呼ぶ）に係り、
特に高耐圧，大電流パワーICに好適な基板及び、その製
造方法に関する。
特に高耐圧，大電流パワーICに好適な基板及び、その製
造方法に関する。
従来の基板は、公開特許公報昭60−80243記載の様
に、底面に絶縁物を形成しないことを特徴として、寄生
直列抵抗の増大を防ぎ、更に熱放散の改善を達成してい
た。
に、底面に絶縁物を形成しないことを特徴として、寄生
直列抵抗の増大を防ぎ、更に熱放散の改善を達成してい
た。
しかし、この従来例では、縦形の素子を形成した場合
には、基板の裏面から電極を取出す必要があり、ICにし
た場合、裏面を加工したり、特別のパツケージを準備し
なければならないという問題があつた。
には、基板の裏面から電極を取出す必要があり、ICにし
た場合、裏面を加工したり、特別のパツケージを準備し
なければならないという問題があつた。
本発明の目的は、前記問題を解決し縦形単結晶領域に
形成する大電流出力素子の低抵抗化及び熱放散の向上を
計ることである。
形成する大電流出力素子の低抵抗化及び熱放散の向上を
計ることである。
上記目的は、縦形単結晶領域が、誘電体分離基板の表
面に露出する第１の領域と、誘電体分離基板の表面及び
裏面に露出しかつ前記第１の領域よりも不純物濃度が高
い第２の領域とを有することにより達成される。
面に露出する第１の領域と、誘電体分離基板の表面及び
裏面に露出しかつ前記第１の領域よりも不純物濃度が高
い第２の領域とを有することにより達成される。
また、上記目的は、出力素子を形成する縦形単結晶領
域を取囲む分離溝の深さを、他の単結晶島を囲む分離溝
より深くし、その後絶縁物を除去して高濃度のSi層を堆
積し、研削，研磨することにより基板の表面側に高濃度
Si領域を露出させることで達成される。
域を取囲む分離溝の深さを、他の単結晶島を囲む分離溝
より深くし、その後絶縁物を除去して高濃度のSi層を堆
積し、研削，研磨することにより基板の表面側に高濃度
Si領域を露出させることで達成される。
本発明は、素子を形成する縦形単結晶領域の高濃度領
域を基板の表面に露出させて電極を形成するので低抵抗
化が計られてボンデイングも通常のICと同じ方法ででき
る。
域を基板の表面に露出させて電極を形成するので低抵抗
化が計られてボンデイングも通常のICと同じ方法ででき
る。
以下、本発明の実施例を説明する。
第１図（ａ）は新構造誘電体分離基板の平面図の一
部、図（ｂ）はそのＡ−Ａ′断面を示す。
部、図（ｂ）はそのＡ−Ａ′断面を示す。
基板は、分離溝101に沿つて形される絶縁物102により
他と電気的に絶縁分離された単結晶領域103（単結晶
島）と、Siの堆積により埋められた他の単結晶島の周囲
の分離溝より深くて広い分離溝108により囲まれ、更に
基板の表面110から裏面120まで単結晶Siとした縦形単結
晶領域104,絶縁物の上に堆積した多結晶Si領域105から
なる。表面に露出する堆積後のSiの領域幅は分離溝108
の幅で決定される。
他と電気的に絶縁分離された単結晶領域103（単結晶
島）と、Siの堆積により埋められた他の単結晶島の周囲
の分離溝より深くて広い分離溝108により囲まれ、更に
基板の表面110から裏面120まで単結晶Siとした縦形単結
晶領域104,絶縁物の上に堆積した多結晶Si領域105から
なる。表面に露出する堆積後のSiの領域幅は分離溝108
の幅で決定される。
次に、本実施例の製造方法を第２図により順に説明す
る。
る。
先ず、ｎ形で（100）面の単結晶Siウエハ100を酸化し
て、酸化膜99を形成する。ホトエツチングにより酸化膜
を部分的に除去して、開口部を設け、アルカリ系のエツ
チング液にてＶ字形の溝を形成する。この時酸化膜の開
口部の幅Ｗで決まる溝の深さになるので幅を違えておけ
ば浅い溝101,深い溝108ができる（（ａ）図）。
て、酸化膜99を形成する。ホトエツチングにより酸化膜
を部分的に除去して、開口部を設け、アルカリ系のエツ
チング液にてＶ字形の溝を形成する。この時酸化膜の開
口部の幅Ｗで決まる溝の深さになるので幅を違えておけ
ば浅い溝101,深い溝108ができる（（ａ）図）。
次いで、必要な部分に埋込層（図示セズ）を形成し、
再び酸化した酸化膜102を形成する。この酸化膜が単結
晶島を電気的に絶縁分離する分離用の酸化膜である。次
いで、縦形単結晶領域104を形成する部分の酸化膜102を
除去する（（ｂ）図）。
再び酸化した酸化膜102を形成する。この酸化膜が単結
晶島を電気的に絶縁分離する分離用の酸化膜である。次
いで、縦形単結晶領域104を形成する部分の酸化膜102を
除去する（（ｂ）図）。
次いで、Siをエピタキシヤル成長させると、酸化膜の
残つている部分には多結晶Si領域105が、酸化膜を除去
した部分には単結晶Si層が成長し、縦形単結晶領域104
ができる（（ｃ）図）。
残つている部分には多結晶Si領域105が、酸化膜を除去
した部分には単結晶Si層が成長し、縦形単結晶領域104
ができる（（ｃ）図）。
次いで、研削及び研磨をすることにより第１図の基板
が完成する。
が完成する。
本基板では、最初の単結晶Siウエハにｎ形で面方位
（100）、抵抗率20Ω−cmのSiウエハを、ヒ素を５×10
15cm-2打ち込んでn+埋込層を形成し、エピタキシヤル時
にはリン（Ｐ）を導入して、抵抗率0.05Ω−cm以下のn
++領域を形成した。
（100）、抵抗率20Ω−cmのSiウエハを、ヒ素を５×10
15cm-2打ち込んでn+埋込層を形成し、エピタキシヤル時
にはリン（Ｐ）を導入して、抵抗率0.05Ω−cm以下のn
++領域を形成した。
以上で完成した基板の縦形単結晶領域に、npnトラン
ジスタを形成して特性を調べたところ、VCER400V、コ
レクタ抵抗５Ωと従来例にある構造の基板を使つた場
合と同等であつた。
ジスタを形成して特性を調べたところ、VCER400V、コ
レクタ抵抗５Ωと従来例にある構造の基板を使つた場
合と同等であつた。
また、この出力素子を組込んだICは基板の表面から電
位がとれるので従来からあるパツケージを使用すること
ができる。
位がとれるので従来からあるパツケージを使用すること
ができる。
更に、本基板は最初に使う単結晶Siウエハの種類，埋
込層，エピタキヤル時の不純物の種類及び濃度により、
トランジスタ,MOSFET,等の出力素子に合つた基板，素子
に合つた構造が可能である。
込層，エピタキヤル時の不純物の種類及び濃度により、
トランジスタ,MOSFET,等の出力素子に合つた基板，素子
に合つた構造が可能である。
第３図は、本発明の第２の実施例を説明する断面図を
示す。
示す。
基板は、分離溝101に沿つて形成される絶縁物102によ
り他と電気的に絶縁分離されたｎ形の単結晶Si島103と
第１のエピタキシヤルにより堆積させたn+単結晶層104
a,第２のエピタキシヤルにより堆積させたp+単結晶層10
4bからなるn-−n+−p+層が重なつた縦形単結晶領域、及
び第1,第２のエピタキシヤルで単結晶層と同時に堆積し
たn+多結晶領域105a,p+多結晶領域105bからなる。
り他と電気的に絶縁分離されたｎ形の単結晶Si島103と
第１のエピタキシヤルにより堆積させたn+単結晶層104
a,第２のエピタキシヤルにより堆積させたp+単結晶層10
4bからなるn-−n+−p+層が重なつた縦形単結晶領域、及
び第1,第２のエピタキシヤルで単結晶層と同時に堆積し
たn+多結晶領域105a,p+多結晶領域105bからなる。
本基板はIGBT（Insulated Gate Bipolar Tronsisto
r）を形成するのに適しており、誘電体分離基板に縦形
のIGBTを形成できる。更にその電位を基板の表，裏どち
らからでもとれる。
r）を形成するのに適しており、誘電体分離基板に縦形
のIGBTを形成できる。更にその電位を基板の表，裏どち
らからでもとれる。
本発明によれば、低抵抗層を形成したことで、出力素
子のオン抵抗の低減，熱抵抗の低減及び、基板表面から
電位をとれる構造としたことで、裏面の加工工程を省
き、パツケージも通常のものを使える。
子のオン抵抗の低減，熱抵抗の低減及び、基板表面から
電位をとれる構造としたことで、裏面の加工工程を省
き、パツケージも通常のものを使える。
第１図（ａ）及び（ｂ）は本発明の第１の実施例の平面
図及び断面図、第２図は第１の実施例の製造方法の説明
図、第３図は第２の実施例の断面図を示す。 99……酸化膜、100……出発母材、101……分離溝、102
……酸化膜、103……単結晶島、104……縦形単結晶領
域、104a……n+形単結晶層、104b……n+形多結晶層、10
5a……p+形単結晶層、105b……p+形多結晶層、108……
分離溝、110……表面、120……裏面。
図及び断面図、第２図は第１の実施例の製造方法の説明
図、第３図は第２の実施例の断面図を示す。 99……酸化膜、100……出発母材、101……分離溝、102
……酸化膜、103……単結晶島、104……縦形単結晶領
域、104a……n+形単結晶層、104b……n+形多結晶層、10
5a……p+形単結晶層、105b……p+形多結晶層、108……
分離溝、110……表面、120……裏面。
フロントページの続き (72)発明者 石川 透 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭63−199454（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765 H01L 21/336 H01L 29/78
Claims (3)
- 【請求項１】誘電体分離基板であって、 絶縁物によって絶縁分離され、前記誘電体分離基板の表
面に露出する単結晶島と、 前記誘電体分離基板の前記表面から裏面まで突き抜けた
縦形単結晶領域と、 を備え、 前記縦形単結晶領域は、前記表面に露出する第１の領域
と、前記表面及び前記裏面に露出しかつ前記第１の領域
よりも不純物濃度が高い第２の領域と、を有することを
特徴とする誘電体分離基板。 - 【請求項２】請求項１において、前記縦形単結晶領域
は、前記表面から、前記第１の領域であるn-層,n+層，
前記第２の領域であるp+層であり、全て前記表面から電
位がとれる構造としたことを特徴とする誘電体分離基
板。 - 【請求項３】誘電体分離基板の製造方法であって、以下
の工程を有することを特徴とする誘電体分離基板の製造
方法。 （イ）単結晶Siウェハにエッチングに対する保護膜を形
成する工程。 （ロ）前記保護膜を部分的に除去して、幅の異なる複数
の開口部を設ける工程。 （ハ）前記複数の開口部に、エッチングによって、深さ
の異なる複数の分離溝を形成する工程。 （ニ）前記分離溝が形成された側の単結晶面に分離用の
絶縁物を形成する工程。 （ホ）前記複数の分離溝の内、深さの深い分離溝で囲ま
れた単結晶面及び前記深さの深い分離溝内の単結晶面に
おける前記絶縁物を除去する工程。 （ヘ）前記工程（ホ）の後、前記絶縁物上及び前記絶縁
物が除去された前記単結晶面上にSiを成長させる工程。 （ト）研削及び研磨により誘電体分離基板を完成させる
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229986A JP2765867B2 (ja) | 1988-09-16 | 1988-09-16 | 誘電体分離基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229986A JP2765867B2 (ja) | 1988-09-16 | 1988-09-16 | 誘電体分離基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279443A JPH0279443A (ja) | 1990-03-20 |
| JP2765867B2 true JP2765867B2 (ja) | 1998-06-18 |
Family
ID=16900808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229986A Expired - Lifetime JP2765867B2 (ja) | 1988-09-16 | 1988-09-16 | 誘電体分離基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765867B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199454A (ja) * | 1987-02-16 | 1988-08-17 | Nec Corp | 半導体装置 |
-
1988
- 1988-09-16 JP JP63229986A patent/JP2765867B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0279443A (ja) | 1990-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0355984B2 (ja) | ||
| JPH04106932A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0671043B2 (ja) | シリコン結晶体構造の製造方法 | |
| JPH06334030A (ja) | 半導体装置及びその製造方法 | |
| US4857479A (en) | Method of making poly-sidewall contact transistors | |
| JPS63157475A (ja) | 半導体装置及びその製造方法 | |
| JP2765867B2 (ja) | 誘電体分離基板及びその製造方法 | |
| JPS6097659A (ja) | 半導体集積回路 | |
| JPS5984435A (ja) | 半導体集積回路及びその製造方法 | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JP2760401B2 (ja) | 誘電体分離基板及び半導体装置 | |
| JP3116609B2 (ja) | 半導体装置の製造方法 | |
| JPH1051010A (ja) | 半導体装置の製造方法 | |
| JPS63199454A (ja) | 半導体装置 | |
| JPS6095967A (ja) | 半導体集積回路 | |
| EP0032016A2 (en) | Method of manufacturing a semiconductor device | |
| JPS63138767A (ja) | 縦形半導体装置用半導体基体およびその製造方法 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JPS61225866A (ja) | 半導体装置 | |
| JPS5951545A (ja) | 半導体装置 | |
| JPS6095968A (ja) | 半導体集積回路の製造方法 | |
| JPH0766284A (ja) | 半導体装置の製造方法 | |
| JPS61269377A (ja) | 半導体装置 | |
| JPH0653310A (ja) | 半導体装置およびその製造方法 |