JPS6097659A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、半導体基板と同−道１ｒｌ／７′１Ｐ憂小
エピタキシャル層を使った酸化膜分離プロセスにおいて
、ピン端子からのサージ破壊から回路素子を保護するた
めに、サージ対策素子のダイオードと抵抗の面積を効率
よく集積化を図った半導体集積回路に関するものである
。
エピタキシャル層を使った酸化膜分離プロセスにおいて
、ピン端子からのサージ破壊から回路素子を保護するた
めに、サージ対策素子のダイオードと抵抗の面積を効率
よく集積化を図った半導体集積回路に関するものである
。
従来例の構成とその問題点
半導体集積回路においては、サージ破壊から集積化され
た素子を保護することが大切であり、従来は、第１図に
示すように、ピン端子ａと回路端子すの間に１００〜１
０００Ωの抵抗Ｒを直列に挿入しプラスおよびマイナス
サージを減衰させ、サージ破壊から素子を保護するとと
もにピン端子ａと電源端子（Ｖｃｃ） ０の間に、カソ
ードが電源端子側に接続される関係を成立させてダイオ
ードＤｉを挿入し、プラスサージを電源端子Ｏｆ経て電
源ラインへ逃がす方法が取られている。
た素子を保護することが大切であり、従来は、第１図に
示すように、ピン端子ａと回路端子すの間に１００〜１
０００Ωの抵抗Ｒを直列に挿入しプラスおよびマイナス
サージを減衰させ、サージ破壊から素子を保護するとと
もにピン端子ａと電源端子（Ｖｃｃ） ０の間に、カソ
ードが電源端子側に接続される関係を成立させてダイオ
ードＤｉを挿入し、プラスサージを電源端子Ｏｆ経て電
源ラインへ逃がす方法が取られている。
第２図は、このようなサージ保護用の回路を構成する抵
抗とダイオードが集積化された部分を拡大して示した断
面図であり、この構造は、抵抗とダイオードが酸化膜で
分離された別々の島領域中に形成された構造となってい
る。
抗とダイオードが集積化された部分を拡大して示した断
面図であり、この構造は、抵抗とダイオードが酸化膜で
分離された別々の島領域中に形成された構造となってい
る。
この構造は、Ｐ形シリコン基板１にｎ形埋め込み層２と
２１を形成したのち、Ｐ形シリコンエピタキシャル層を
成長させ、さらに、抵抗とダイオードを作り込む島領域
３と３１を埋め込み層２と２１の上に形成するために、
その周囲のＰ形シリコンエピタキシャル層を酸化シＵコ
ン膜４に変換し、一方の島領域３の中に、拡散前面がｎ
形埋め込み層２まで達する拡散深さをもつ高濃度のｎ形
拡散領域５を作り込み、ダイオードのカソード側を形成
し、また島領域３の他の部分にＰ形のコンタクト拡散領
域６を形成してダイオードのアノード側を形成すると同
時に、他方の島領域３１の中にも同じＰ形の拡散領域７
を作シ込み、抵抗領域を形成し、最後に、ダイオードと
抵抗のコンタクト形成部分に窓をあけて、ダイオードの
アノード電極と抵抗の一方の端子電極を相互接続する電
極８、抵抗の他端に繋る電極８２およびダイオードのカ
ソードに繋る電極８１を形成する過程を経ることによっ
て実現される。
２１を形成したのち、Ｐ形シリコンエピタキシャル層を
成長させ、さらに、抵抗とダイオードを作り込む島領域
３と３１を埋め込み層２と２１の上に形成するために、
その周囲のＰ形シリコンエピタキシャル層を酸化シＵコ
ン膜４に変換し、一方の島領域３の中に、拡散前面がｎ
形埋め込み層２まで達する拡散深さをもつ高濃度のｎ形
拡散領域５を作り込み、ダイオードのカソード側を形成
し、また島領域３の他の部分にＰ形のコンタクト拡散領
域６を形成してダイオードのアノード側を形成すると同
時に、他方の島領域３１の中にも同じＰ形の拡散領域７
を作シ込み、抵抗領域を形成し、最後に、ダイオードと
抵抗のコンタクト形成部分に窓をあけて、ダイオードの
アノード電極と抵抗の一方の端子電極を相互接続する電
極８、抵抗の他端に繋る電極８２およびダイオードのカ
ソードに繋る電極８１を形成する過程を経ることによっ
て実現される。
ところで、この構造では、ダイオードと抵抗が別々の島
領域の中に作り込まれるため、全体の面積が大きくなり
、集積度を高める面で不都合をきたすこと、さらにダイ
オード部分のｐｎ接合面積がそれほど大きくはならず、
このためサージ保護効果が少ないことなどの問題があっ
た。
領域の中に作り込まれるため、全体の面積が大きくなり
、集積度を高める面で不都合をきたすこと、さらにダイ
オード部分のｐｎ接合面積がそれほど大きくはならず、
このためサージ保護効果が少ないことなどの問題があっ
た。
発明の目的
本発明は、上記の不都合をことごとく排除することがで
きる半導体集積回路、すなわち、サージ保護用のダイオ
ードと抵抗を一つの島領域に作り込み、サージ保護用の
回路により占拠される基板面積を小さくしながらも、ダ
イオード部分のｐｎ接合面積は、サージ保護効果を十分
に高めることができる大きな面積とすることができる半
導体集積回路の提供を目的とするものである。
きる半導体集積回路、すなわち、サージ保護用のダイオ
ードと抵抗を一つの島領域に作り込み、サージ保護用の
回路により占拠される基板面積を小さくしながらも、ダ
イオード部分のｐｎ接合面積は、サージ保護効果を十分
に高めることができる大きな面積とすることができる半
導体集積回路の提供を目的とするものである。
発明の構成
本発明の半導体集積回路は、一部分に逆導電形の埋め込
み層が形成された一導電形の半導体基板の前記埋め込み
層上に半導体基板と同一導電形の半導体層が形成され、
さらに同半導体層を包囲して絶縁物が形成されるととも
に、前記半導体層中に抵抗領域および牛μ体層とは逼導
電形で前記埋め込、み層に到達する高濃度の領域が形成
され、前記抵抗領域と前記高濃度領域に電極が形成され
た構造のものである。
み層が形成された一導電形の半導体基板の前記埋め込み
層上に半導体基板と同一導電形の半導体層が形成され、
さらに同半導体層を包囲して絶縁物が形成されるととも
に、前記半導体層中に抵抗領域および牛μ体層とは逼導
電形で前記埋め込、み層に到達する高濃度の領域が形成
され、前記抵抗領域と前記高濃度領域に電極が形成され
た構造のものである。
この構造によれば、サージ保護用のダイオードと抵抗が
１つの島領域に集積化され、かつ、ダイオード面積が抵
抗領域分だけ大きくなりサージ効果が改善される。
１つの島領域に集積化され、かつ、ダイオード面積が抵
抗領域分だけ大きくなりサージ効果が改善される。
実施例の説明
第３図は、本発明の半導体集積回路の特徴部分であるサ
ージ保護用のダイオードと抵抗を一つの島領域に集積化
した構造部分を拡大して示した断面図であり、Ｐ形シリ
コン基板１の中に作シ込まれたｎ形埋め込み領域２２の
上部には、周囲が酸化シリコン膜４で包囲されたＰ形の
島領域３２があり、この島領域の中にダイオードのカソ
ードとなる高濃度のｎ影領域６とダイオードのアノード
コンタクト領域と抵抗領域とを兼ねるＰ形の拡散領域７
が形成され、これらの領域に電極８．’８１および８２
が設けられた構造となっている。
ージ保護用のダイオードと抵抗を一つの島領域に集積化
した構造部分を拡大して示した断面図であり、Ｐ形シリ
コン基板１の中に作シ込まれたｎ形埋め込み領域２２の
上部には、周囲が酸化シリコン膜４で包囲されたＰ形の
島領域３２があり、この島領域の中にダイオードのカソ
ードとなる高濃度のｎ影領域６とダイオードのアノード
コンタクト領域と抵抗領域とを兼ねるＰ形の拡散領域７
が形成され、これらの領域に電極８．’８１および８２
が設けられた構造となっている。
次に）１己の構造を得るための製造方法を具体的に説明
する。
する。
まず、Ｐ形シリコン基板１の中に酸化シリコン膜をマス
クとしてアンチモンｓｂあるいは砒素ムｓｆスピンオン
法やイオン注入法あるいはカプセル法によシ選択的にド
ープしてｎ形埋め込み層２２全形成し、こののち表面の
酸化シリコン膜をすべて除去し、引き続いて表面全体に
比抵抗が０・６〜１０ΩｃｍのＰ形シリコン層３０’ｉ
０．５〜２μｍの厚さにエピタキシャル成長させ、この
のち、Ｐ形シリコン層３ｏの表面全域に厚さが１００〜
５００への酸化シリコン膜９と厚さが５００〜１５００
人の窒化シリコン膜１ｏを順次形成する（第４図）０ 次いで、これらの膜を選択的にエツチングしてｎ形埋め
込み層２２上にあって素子を形成すべき島領域となるＰ
形シリコン層部分上にのみ酸化シリコン膜９と窒化シリ
コン膜１ｏを残し、さらに露出したＰ形シリコン層３０
の部分を厚みが半分程度になるまでエツチングする。そ
してチャンネルストッパー用のボロンＢｉイオン注入す
る（第５図）。
クとしてアンチモンｓｂあるいは砒素ムｓｆスピンオン
法やイオン注入法あるいはカプセル法によシ選択的にド
ープしてｎ形埋め込み層２２全形成し、こののち表面の
酸化シリコン膜をすべて除去し、引き続いて表面全体に
比抵抗が０・６〜１０ΩｃｍのＰ形シリコン層３０’ｉ
０．５〜２μｍの厚さにエピタキシャル成長させ、この
のち、Ｐ形シリコン層３ｏの表面全域に厚さが１００〜
５００への酸化シリコン膜９と厚さが５００〜１５００
人の窒化シリコン膜１ｏを順次形成する（第４図）０ 次いで、これらの膜を選択的にエツチングしてｎ形埋め
込み層２２上にあって素子を形成すべき島領域となるＰ
形シリコン層部分上にのみ酸化シリコン膜９と窒化シリ
コン膜１ｏを残し、さらに露出したＰ形シリコン層３０
の部分を厚みが半分程度になるまでエツチングする。そ
してチャンネルストッパー用のボロンＢｉイオン注入す
る（第５図）。
こののち、高圧酸化炉等で酸化処理する０この処理で窒
化シリコン膜１ｏにより覆われていないＰ形シリコン層
部分が選択的に酸化されて酸化シリコン膜４とな！ｌｌ
Ｐ形の島領域３２が形成される（第６図）。
化シリコン膜１ｏにより覆われていないＰ形シリコン層
部分が選択的に酸化されて酸化シリコン膜４とな！ｌｌ
Ｐ形の島領域３２が形成される（第６図）。
この後、ダイオードのカソード領域を形成するべき部分
上を覆う酸化シリコン膜９と窒化シリコン膜１０を除去
し、引き続いてリンＰをイオン注入法あるいは熱拡散法
によシ拡散させ、拡散前面がｎ形埋め込み層２２に達す
る深さの高濃度のｎ形拡散領域６を形成する（第７図）
。
上を覆う酸化シリコン膜９と窒化シリコン膜１０を除去
し、引き続いてリンＰをイオン注入法あるいは熱拡散法
によシ拡散させ、拡散前面がｎ形埋め込み層２２に達す
る深さの高濃度のｎ形拡散領域６を形成する（第７図）
。
次に、表面上の窒化シリコン膜１０と酸化シリコン膜９
をジベて除去し、露出させた表面上に厚さが１００〜５
００人の酸化シリコン膜１１と厚さが５００〜１５００
への窒化シリコン膜１２を順次形成したのちダイオード
および抵抗のコンタクト形成部分上を覆う酸化シリコン
膜１１と窒化シリコン膜１゛２を選択エツチングする。
をジベて除去し、露出させた表面上に厚さが１００〜５
００人の酸化シリコン膜１１と厚さが５００〜１５００
への窒化シリコン膜１２を順次形成したのちダイオード
および抵抗のコンタクト形成部分上を覆う酸化シリコン
膜１１と窒化シリコン膜１゛２を選択エツチングする。
その後、抵抗のコンタクト形成部分以外の表面上をレジ
スト膜１３でカバーし、コンタクト形成部分に高濃度の
ボロンＢをイオン注入し、表面不純物濃度をオーミック
接触状態をうるに好適な濃度にまで高めたＰ形拡散領域
１４を形成する（第８図）。
スト膜１３でカバーし、コンタクト形成部分に高濃度の
ボロンＢをイオン注入し、表面不純物濃度をオーミック
接触状態をうるに好適な濃度にまで高めたＰ形拡散領域
１４を形成する（第８図）。
次いで、レジスト膜１３を全て除去したのち、新たにレ
ジスト膜１５を形成し、さらに抵抗領域となる部分を覆
うレジスト膜のみ除去し、ボロンＢをイオン注入して抵
抗領域７を形成する（第９図）。
ジスト膜１５を形成し、さらに抵抗領域となる部分を覆
うレジスト膜のみ除去し、ボロンＢをイオン注入して抵
抗領域７を形成する（第９図）。
しかる後、レジス斗膜１５を除去し、ダイオードのカソ
ードおよび抵抗の電極を形成するためにコンタクト部分
を露出させ、これらの部分に高純度のアルミニウムム１
あるいはシリコンｓ１を重量比で１〜２％含んだムｌを
用いて電極を形成することにより、抵抗の一端に繋る電
極がダイオードのアノード電極を兼ね、サージ対策用の
ダイオードと抵抗の双方が島領域の中に集積化され、ま
た、ダイオードを形成しているｐｎ接合の面積が十分な
大きさとされたサージ保護用の回路が形成される。
ードおよび抵抗の電極を形成するためにコンタクト部分
を露出させ、これらの部分に高純度のアルミニウムム１
あるいはシリコンｓ１を重量比で１〜２％含んだムｌを
用いて電極を形成することにより、抵抗の一端に繋る電
極がダイオードのアノード電極を兼ね、サージ対策用の
ダイオードと抵抗の双方が島領域の中に集積化され、ま
た、ダイオードを形成しているｐｎ接合の面積が十分な
大きさとされたサージ保護用の回路が形成される。
以上説明した本発明の半導体集積回路の製造方法では、
Ｐ形シリコンエピタキシャル層を島状に分離して得た島
領域３２の中にＰ形の抵抗領域７を形成しているため抵
抗の電極はＰ形島領域３２と同電位となり、抵抗の電極
はダイオードのアノード電極も兼ねる。ところで、抵抗
領域として第１０図に示すようにｎ形の抵抗層１６をト
ランジスタのエミッタ形成と同時に作シ込み、これを使
用することもできる。この場合には、Ｐ形島領域３２を
抵抗領域１６と同電位にしてダイオードのアノードとす
るために、抵抗の一端とダイオードｎ形抵抗領域１６に
またがるように形成する。
Ｐ形シリコンエピタキシャル層を島状に分離して得た島
領域３２の中にＰ形の抵抗領域７を形成しているため抵
抗の電極はＰ形島領域３２と同電位となり、抵抗の電極
はダイオードのアノード電極も兼ねる。ところで、抵抗
領域として第１０図に示すようにｎ形の抵抗層１６をト
ランジスタのエミッタ形成と同時に作シ込み、これを使
用することもできる。この場合には、Ｐ形島領域３２を
抵抗領域１６と同電位にしてダイオードのアノードとす
るために、抵抗の一端とダイオードｎ形抵抗領域１６に
またがるように形成する。
また、埋め込み層２２に繋がりダイオードのカソードと
なる高濃度のｎ形拡散領域６は、島領域３２の片側だけ
に形成する必要はなく、第１１図に示すように島領域３
２の周りを取シ囲むように形成し、ダイオード面積を拡
げ、かつ、ダイオードの内部抵゛抗を下げてダイオード
効果を高めるようにしてもよい。
なる高濃度のｎ形拡散領域６は、島領域３２の片側だけ
に形成する必要はなく、第１１図に示すように島領域３
２の周りを取シ囲むように形成し、ダイオード面積を拡
げ、かつ、ダイオードの内部抵゛抗を下げてダイオード
効果を高めるようにしてもよい。
さらに、ダイオードの内部抵抗を下げるために、第１２
図に示すように抵抗の一端とダイオードのアノードに繋
る電極８が形成される側のＰ形拡散領域１４をダイオー
ドのカソードとなる高濃度のｎ形拡散領域５の近傍まで
伸ばす構造とすることもできる。
図に示すように抵抗の一端とダイオードのアノードに繋
る電極８が形成される側のＰ形拡散領域１４をダイオー
ドのカソードとなる高濃度のｎ形拡散領域５の近傍まで
伸ばす構造とすることもできる。
なお、以上の説明では、サージ保護用のダイオードがプ
ラスサージ対策用として使用され、シタがってカソード
側を電源ライン（Ｖ ｃ ｃｙＡｌｌに接続する方法の
みを述べて来たが、ダイオードのカソード領域をｎ形埋
め込み層′２２と高濃度なｎ形拡散領域５で構成し、こ
のカソードと抵抗の一端とを相互接続し、一方、Ｐ形シ
リコン基板１をアノード領域とすることもできる０この
構造とした場合には、ダイオードはマイナスサージ保護
用にして作用する。
ラスサージ対策用として使用され、シタがってカソード
側を電源ライン（Ｖ ｃ ｃｙＡｌｌに接続する方法の
みを述べて来たが、ダイオードのカソード領域をｎ形埋
め込み層′２２と高濃度なｎ形拡散領域５で構成し、こ
のカソードと抵抗の一端とを相互接続し、一方、Ｐ形シ
リコン基板１をアノード領域とすることもできる０この
構造とした場合には、ダイオードはマイナスサージ保護
用にして作用する。
発明の効果
本発明の半導体集積回路の構造によれば、サージ保護用
抵抗とサージ保護用ダイオードが、１つの島領域の中に
集積化され、集積度の向上がはかれることは勿論のこと
、全体の面積が狭くなっているもののダイオードを形成
しているｐｎ接合面積は、画素子を別々の島領域に作シ
込む構造のものよりも広くなシサージ効果も高められる
。
抵抗とサージ保護用ダイオードが、１つの島領域の中に
集積化され、集積度の向上がはかれることは勿論のこと
、全体の面積が狭くなっているもののダイオードを形成
しているｐｎ接合面積は、画素子を別々の島領域に作シ
込む構造のものよりも広くなシサージ効果も高められる
。
第１図は、サージ保護用の回路図、第２図は従来の方法
によるサージ保護用回路の断面構造図、第３図は本発明
の集積化されたサージ保護用回路の断面構造図、第４図
〜第９図は本発明の一実施例にかかるサージ保護用回路
の製造工程の断面図、第１０図は本発明のｎ形抵抗の場
合の断面構造図、第１１図 第１２図は本発明のダイオ
ードの内部抵抗を下げた断面構造図である。 ａ・・・・・・ビン端子、ｂ・・・・・・回路端子、Ｃ
・・・・・・電源端子、１・・・・・・Ｐ形シリコン基
板、２，２１．２２・・・・・・ｎ形埋め込み層、３．
３１１ ３２・・・・・・Ｐ形シリコン層（島領域）、
４・・・・・・選択酸化シリコン膜、６・・・・・・高
濃度ｎ形拡散領域（カソード）、６・・・・・・Ｐ形コ
ンタクト拡散領域（アノード）、７・・・・・・Ｐ形拡
散領域（抵抗）、８・・・・・・アノードと抵抗一端の
電極、８１・・・・・・カソード電極、８２・・・・・
・抵抗一端の電極、９．１１・・・・・・酸化シリコン
膜、１ｏ。 １２・−・・・・窒化シリコンＬ１３，１５・・・・・
・レジスト膜、１４・・・・・・高濃度Ｐ形拡散領域、
１６・・・・・・ｎ形抵抗層、３ｏ・・・・・・Ｐ形シ
リコンエピタキシャノ層０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
によるサージ保護用回路の断面構造図、第３図は本発明
の集積化されたサージ保護用回路の断面構造図、第４図
〜第９図は本発明の一実施例にかかるサージ保護用回路
の製造工程の断面図、第１０図は本発明のｎ形抵抗の場
合の断面構造図、第１１図 第１２図は本発明のダイオ
ードの内部抵抗を下げた断面構造図である。 ａ・・・・・・ビン端子、ｂ・・・・・・回路端子、Ｃ
・・・・・・電源端子、１・・・・・・Ｐ形シリコン基
板、２，２１．２２・・・・・・ｎ形埋め込み層、３．
３１１ ３２・・・・・・Ｐ形シリコン層（島領域）、
４・・・・・・選択酸化シリコン膜、６・・・・・・高
濃度ｎ形拡散領域（カソード）、６・・・・・・Ｐ形コ
ンタクト拡散領域（アノード）、７・・・・・・Ｐ形拡
散領域（抵抗）、８・・・・・・アノードと抵抗一端の
電極、８１・・・・・・カソード電極、８２・・・・・
・抵抗一端の電極、９．１１・・・・・・酸化シリコン
膜、１ｏ。 １２・−・・・・窒化シリコンＬ１３，１５・・・・・
・レジスト膜、１４・・・・・・高濃度Ｐ形拡散領域、
１６・・・・・・ｎ形抵抗層、３ｏ・・・・・・Ｐ形シ
リコンエピタキシャノ層０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (2)
- （１）一部分に逆導電形の埋め込み層が形成された一導
電型の半導体基板の前記埋め込み層上に、半導体基板と
同一導電形の半導体層が形成され、さらに同半導体層を
包囲して絶縁物が形成されるとともに、前記半導体層中
に、抵抗領域および半導体層とは逆導電形で前記埋め込
み層に到達する高濃度の領域が形成され、前記抵抗領域
と前記高濃度領域に電極が形成されていることを特徴と
する半導体集積回路。 - （２）抵抗領域の両側のコンタクト部分に、これとは同
一導電形の高濃度な領域が形成されていることを特徴と
する特許請求の範囲第１項に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205174A JPS6097659A (ja) | 1983-11-01 | 1983-11-01 | 半導体集積回路 |
| US07/073,851 US4860083A (en) | 1983-11-01 | 1987-07-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205174A JPS6097659A (ja) | 1983-11-01 | 1983-11-01 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40231890A Division JPH067581B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097659A true JPS6097659A (ja) | 1985-05-31 |
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Family
ID=16502645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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1983
- 1983-11-01 JP JP58205174A patent/JPS6097659A/ja active Granted
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1987
- 1987-07-14 US US07/073,851 patent/US4860083A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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| US4860083A (en) | 1989-08-22 |
| JPH058582B2 (ja) | 1993-02-02 |
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