JP3116609B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に高耐圧素子を有する半導体装置お
よびその製造方法に関する。
製造方法に関し、特に高耐圧素子を有する半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】従来、大電流パワー素子と制御回路素子
とをモノシリックに集積した複合半導体素子では、電流
効率を向上させるためパワー素子、例えばパワーＭＯＳ
ＦＥＴでは、制御回路素子と同一基板表面上にソース電
極及びゲート電極を形成し、その基板の反対面にドレイ
ン電極を形成した構造となっていた。従って、このパワ
ー素子と制御回路素子は素子分離領域により分離する必
要がある。
とをモノシリックに集積した複合半導体素子では、電流
効率を向上させるためパワー素子、例えばパワーＭＯＳ
ＦＥＴでは、制御回路素子と同一基板表面上にソース電
極及びゲート電極を形成し、その基板の反対面にドレイ
ン電極を形成した構造となっていた。従って、このパワ
ー素子と制御回路素子は素子分離領域により分離する必
要がある。
【０００３】この従来のパワー素子形成の基板の製造方
法を図５を用いて説明する。この例は、例えばアイイー
イーイー パワー エレクトロニクス スペシヤリスト
コンファレンス ８８ レコード（ＩＥＥＥ ＰＯＷ
ＥＲ ＥＬＥＣＴＲＯＮＩＣＳ ＳＰＥＣＩＡＬＩＳＴ
ＣＯＮＦＥＲＥＮＣＥ ８８ ＲＥＣＯＲＤ）エイプ
リル（ＡＰＲＩＬ） １９８８ Ｐ１３２５〜Ｐ１３２
９に、または特開平２−１６８６４６号公報に記載され
ている。
法を図５を用いて説明する。この例は、例えばアイイー
イーイー パワー エレクトロニクス スペシヤリスト
コンファレンス ８８ レコード（ＩＥＥＥ ＰＯＷ
ＥＲ ＥＬＥＣＴＲＯＮＩＣＳ ＳＰＥＣＩＡＬＩＳＴ
ＣＯＮＦＥＲＥＮＣＥ ８８ ＲＥＣＯＲＤ）エイプ
リル（ＡＰＲＩＬ） １９８８ Ｐ１３２５〜Ｐ１３２
９に、または特開平２−１６８６４６号公報に記載され
ている。
【０００４】まず、Ｎ+ 型シリコン基板２１の全面にＮ
- 型の第１のエピタキシャル層２２Ａを形成する。次
に、Ｎ- 型シリコン基板２３の表面上に酸化シリコン膜
２４を形成したのち、その上に前記第１エピタキシャル
層２２Ａを接着する。次でＮ-型シリコン基板２３の裏
面を研磨し所定の厚さとする。
- 型の第１のエピタキシャル層２２Ａを形成する。次
に、Ｎ- 型シリコン基板２３の表面上に酸化シリコン膜
２４を形成したのち、その上に前記第１エピタキシャル
層２２Ａを接着する。次でＮ-型シリコン基板２３の裏
面を研磨し所定の厚さとする。
【０００５】次に、パワー素子形成領域３０のシリコン
基板２３と酸化シリコン膜２４とをエッチングして除去
したのち、この部分にＮ- 型の第２エピタキシャル層２
２Ｂを埋込む。
基板２３と酸化シリコン膜２４とをエッチングして除去
したのち、この部分にＮ- 型の第２エピタキシャル層２
２Ｂを埋込む。
【０００６】次に、酸化シリコン膜２４上のＮ- 型シリ
コン基板２３に、フォトレジスト膜をマスクとした異方
性エッチングによりＶ字溝を形成したのち、熱酸化して
酸化シリコン膜７Ａを形成する。次で、全面に充填層８
Ａとして窒化シリコン膜とＢＰＳＧ膜の積層膜を形成し
たのち研磨して基板表面の酸化シリコン膜７Ａを露出さ
せる。次にウエットエッチング法によりこの酸化シリコ
ン膜をエッチングし、Ｎ- 型シリコン基板２３及び第２
エピタキシャル層２２Ｂの表面を露出させる。
コン基板２３に、フォトレジスト膜をマスクとした異方
性エッチングによりＶ字溝を形成したのち、熱酸化して
酸化シリコン膜７Ａを形成する。次で、全面に充填層８
Ａとして窒化シリコン膜とＢＰＳＧ膜の積層膜を形成し
たのち研磨して基板表面の酸化シリコン膜７Ａを露出さ
せる。次にウエットエッチング法によりこの酸化シリコ
ン膜をエッチングし、Ｎ- 型シリコン基板２３及び第２
エピタキシャル層２２Ｂの表面を露出させる。
【０００７】以下このように酸化シリコン膜２４と充填
層８Ａにより分離された島状の単結晶シリコン領域にパ
ワー素子及びＮＰＮトランジスタやＣＭＯＳＦＥＴ等か
らなる制御回路素子を形成する。
層８Ａにより分離された島状の単結晶シリコン領域にパ
ワー素子及びＮＰＮトランジスタやＣＭＯＳＦＥＴ等か
らなる制御回路素子を形成する。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、パワー素子形成領域をエピタキシャル
層の成長により形成するための、酸化シリコン膜２４と
第２エピタキシャル層２２Ｂの界面Ａにおいて多結晶シ
リコンの異常成長が起こる。このためパワー素子形成領
域の単結晶エピタキシャル層が歪み、転位等の結晶欠陥
が発生し半導体装置の歩留り及び信頼性が低下するとい
う問題点がある。またエピタキシャル層の成長は半導体
装置のコストを上昇させるという問題もある。
の製造方法では、パワー素子形成領域をエピタキシャル
層の成長により形成するための、酸化シリコン膜２４と
第２エピタキシャル層２２Ｂの界面Ａにおいて多結晶シ
リコンの異常成長が起こる。このためパワー素子形成領
域の単結晶エピタキシャル層が歪み、転位等の結晶欠陥
が発生し半導体装置の歩留り及び信頼性が低下するとい
う問題点がある。またエピタキシャル層の成長は半導体
装置のコストを上昇させるという問題もある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、高抵抗の第１導電型第１シリコン基板の制御
回路素子形成領域に溝を形成する工程と、前記溝の底面
部に開口を有するマスク膜を形成する工程と、前記溝の
底面部に選択的に絶縁膜を形成する工程と、少なくとも
前記絶縁膜上に多結晶シリコン膜を形成して前記溝を埋
めた後研磨し前記多結晶シリコン膜及びパワー素子形成
領域の前記第１シリコン基板の表面のみを露出させる工
程と、低抵抗の第１導電型第２シリコン基板上に高抵抗
の第１導電型エピタキシャル層を形成する工程と、前記
エピタキシャル層の表面に研磨された前記多結晶シリコ
ン膜と前記第１シリコン基板の表面とを圧着し熱処理し
て接合する工程と、前記接合後に前記絶縁膜上の前記第
１シリコン基板に素子分離領域を形成する工程とを含む
ことを特徴とする。
造方法は、高抵抗の第１導電型第１シリコン基板の制御
回路素子形成領域に溝を形成する工程と、前記溝の底面
部に開口を有するマスク膜を形成する工程と、前記溝の
底面部に選択的に絶縁膜を形成する工程と、少なくとも
前記絶縁膜上に多結晶シリコン膜を形成して前記溝を埋
めた後研磨し前記多結晶シリコン膜及びパワー素子形成
領域の前記第１シリコン基板の表面のみを露出させる工
程と、低抵抗の第１導電型第２シリコン基板上に高抵抗
の第１導電型エピタキシャル層を形成する工程と、前記
エピタキシャル層の表面に研磨された前記多結晶シリコ
ン膜と前記第１シリコン基板の表面とを圧着し熱処理し
て接合する工程と、前記接合後に前記絶縁膜上の前記第
１シリコン基板に素子分離領域を形成する工程とを含む
ことを特徴とする。
【００１０】更に別の本発明の半導体装置の製造方法
は、前記マスク膜がシリコン窒化膜であることを特徴と
する。
は、前記マスク膜がシリコン窒化膜であることを特徴と
する。
【００１１】更に別の本発明の半導体装置の製造方法
は、前記素子分離領域は前記絶縁膜上の前記第１シリコ
ン基板に前記多結晶シリコン膜から離間して設けられる
ことを特徴とする。
は、前記素子分離領域は前記絶縁膜上の前記第１シリコ
ン基板に前記多結晶シリコン膜から離間して設けられる
ことを特徴とする。
【００１２】
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明するための半導体チップの断面図である。
て説明する。図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明するための半導体チップの断面図である。
【００１４】まず、図１（ａ）に示すように、不純物と
してリンを含み比抵抗が１０〜３０Ω・ｃｍ（高抵抗）
のＮ- 型の第１シリコン基板１を用意する。Ｐ- 型のシ
リコン基板を用いる場合はホウ素を不純物として導入し
同様の比抵抗とする。次でこの第１シリコン基板１の制
御回路素子形成領域３１をエッチングして溝を設けたの
ち、Ｈ2 ＋Ｏ2 ガスを用い９５０℃で厚さ０．０２μｍ
の酸化シリコン膜２を全面に形成し、その上にＳｉＣｌ
2 Ｈ2 ＋ＮＨ3 を原料ガスとし、７００〜８００℃で厚
さ０．２μｍ程の窒化シリコン膜３を堆積する。
してリンを含み比抵抗が１０〜３０Ω・ｃｍ（高抵抗）
のＮ- 型の第１シリコン基板１を用意する。Ｐ- 型のシ
リコン基板を用いる場合はホウ素を不純物として導入し
同様の比抵抗とする。次でこの第１シリコン基板１の制
御回路素子形成領域３１をエッチングして溝を設けたの
ち、Ｈ2 ＋Ｏ2 ガスを用い９５０℃で厚さ０．０２μｍ
の酸化シリコン膜２を全面に形成し、その上にＳｉＣｌ
2 Ｈ2 ＋ＮＨ3 を原料ガスとし、７００〜８００℃で厚
さ０．２μｍ程の窒化シリコン膜３を堆積する。
【００１５】次に、制御回路素子形成領域３１の酸化シ
リコ膜２と窒化シリコン膜３をウェットエッチングによ
り除去し、残った窒化シリコン膜３をマスクとして選択
酸化して厚さ１μｍの酸化シリコン膜４を形成する。
リコ膜２と窒化シリコン膜３をウェットエッチングによ
り除去し、残った窒化シリコン膜３をマスクとして選択
酸化して厚さ１μｍの酸化シリコン膜４を形成する。
【００１６】次に図１（ｂ）に示すように、残された窒
化シリコン膜３及び酸化シリコン膜２をウェットエッチ
ングにより除去したのち、ＳｉＨ2 Ｃｌ2 ＋Ｈ2 を原料
ガスとして６００℃程度で反応させ全面に多結晶シリコ
ン膜５を堆積する。
化シリコン膜３及び酸化シリコン膜２をウェットエッチ
ングにより除去したのち、ＳｉＨ2 Ｃｌ2 ＋Ｈ2 を原料
ガスとして６００℃程度で反応させ全面に多結晶シリコ
ン膜５を堆積する。
【００１７】次に図１（ｃ）に示すように、堆積した多
結晶シリコン膜５の一部を鏡面研磨し、パワー素子形成
領域３０の第１シリコン基板１を露出させる。
結晶シリコン膜５の一部を鏡面研磨し、パワー素子形成
領域３０の第１シリコン基板１を露出させる。
【００１８】次に図１（ｄ）に示すように、不純物とし
てアンチモンを含む比抵抗が１０-3〜２×１０-1Ω・ｃ
ｍ（低抵抗）のＮ+ 型の第２シリコン基板１１を用意す
る。Ｐ+ 型基板の場合はホウ素を不純物として用いる。
次に、この第２シリコン基板１１の上にＮ- 型エピタキ
シャル層１２を約４０μｍの厚さに形成する。この膜厚
はパワー素子の設定耐圧により決める。エピタキシャル
成長の条件は、例えばＳｉＨ2 Ｃｌ2 ＋Ｈ2 ＋ＰＨ3 を
原料ガスとし、１１００℃１００Ｔｏｒｒ程度とする。
てアンチモンを含む比抵抗が１０-3〜２×１０-1Ω・ｃ
ｍ（低抵抗）のＮ+ 型の第２シリコン基板１１を用意す
る。Ｐ+ 型基板の場合はホウ素を不純物として用いる。
次に、この第２シリコン基板１１の上にＮ- 型エピタキ
シャル層１２を約４０μｍの厚さに形成する。この膜厚
はパワー素子の設定耐圧により決める。エピタキシャル
成長の条件は、例えばＳｉＨ2 Ｃｌ2 ＋Ｈ2 ＋ＰＨ3 を
原料ガスとし、１１００℃１００Ｔｏｒｒ程度とする。
【００１９】次にこのＮ- 型エピタキシャル層１２の表
面に、第１シリコン基板１の研磨面を接着し、Ｎ2 雰囲
気で１００℃２時間の熱処理を行ない接着面１３におけ
る接着強度を強固なものとする。
面に、第１シリコン基板１の研磨面を接着し、Ｎ2 雰囲
気で１００℃２時間の熱処理を行ない接着面１３におけ
る接着強度を強固なものとする。
【００２０】次にこのように接着された第１シリコン基
板１の裏面の制御回路素子形成領域３１に、気相拡散法
又はイオン注入法により高濃度のホウ素を導入し、素子
分離領域となるＮ+ 型拡散層６を形成する。
板１の裏面の制御回路素子形成領域３１に、気相拡散法
又はイオン注入法により高濃度のホウ素を導入し、素子
分離領域となるＮ+ 型拡散層６を形成する。
【００２１】以下従来と同様の工程により、第１シリコ
ン基板１の制御回路素子形成領域３１にＣＭＯＳＦＥＴ
等からなる制御回路素子を、そしてパワー素子形成領域
３０にＭＯＳＦＥＴ等のパワー素子を形成する。
ン基板１の制御回路素子形成領域３１にＣＭＯＳＦＥＴ
等からなる制御回路素子を、そしてパワー素子形成領域
３０にＭＯＳＦＥＴ等のパワー素子を形成する。
【００２２】このように第１の実施例では、パワー素子
形成領域も第１シリコン基板１で構成しているため、従
来のようにパワー素子形成用のエピタキシャル層の形成
が不要になる。このため、酸化シリコン膜との界面にお
いて多結晶シリコンの異常成長による結晶欠陥の発生も
なくなる。
形成領域も第１シリコン基板１で構成しているため、従
来のようにパワー素子形成用のエピタキシャル層の形成
が不要になる。このため、酸化シリコン膜との界面にお
いて多結晶シリコンの異常成長による結晶欠陥の発生も
なくなる。
【００２３】図２は本発明の第２の実施例の断面図であ
る。この第２の実施例は酸化シリコン膜４上の第１シリ
コン基板１の素子分離をＶ字溝で行ったものであり、そ
れ以外は図１（ｄ）と同一である。すなわち、第１シリ
コン基板１の裏面に異方性エッチングによりＶ字溝を形
成し、表面に酸化シリコン膜７Ａを形成し、Ｖ字溝に窒
化シリコン膜とＢＰＳＧ膜からなる充填層８Ａを形成す
る。
る。この第２の実施例は酸化シリコン膜４上の第１シリ
コン基板１の素子分離をＶ字溝で行ったものであり、そ
れ以外は図１（ｄ）と同一である。すなわち、第１シリ
コン基板１の裏面に異方性エッチングによりＶ字溝を形
成し、表面に酸化シリコン膜７Ａを形成し、Ｖ字溝に窒
化シリコン膜とＢＰＳＧ膜からなる充填層８Ａを形成す
る。
【００２４】図３は本発明の第３の実施例の断面図であ
る。この第３の実施例は素子分離をＵ字溝で行ったもの
であり、それ以外は図１（ｄ）と同一である。Ｕ字溝
は、酸化シリコン膜７Ｂと窒化シリコン膜とＢＰＳＧ膜
からなる充填層８Ｂで埋めてある。
る。この第３の実施例は素子分離をＵ字溝で行ったもの
であり、それ以外は図１（ｄ）と同一である。Ｕ字溝
は、酸化シリコン膜７Ｂと窒化シリコン膜とＢＰＳＧ膜
からなる充填層８Ｂで埋めてある。
【００２５】図４（ａ）〜（ｄ）は本発明の第４の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００２６】まず図４（ａ）に示すように、第１の実施
例と同様に比抵抗が１０〜３０Ω・ｃｍのＮ- 型の第１
シリコン基板１Ａの制御回路素子形成領域３１に溝を形
成する。次で全面に熱酸化により厚さ約１μｍの酸化シ
リコン膜４Ａを形成する。
例と同様に比抵抗が１０〜３０Ω・ｃｍのＮ- 型の第１
シリコン基板１Ａの制御回路素子形成領域３１に溝を形
成する。次で全面に熱酸化により厚さ約１μｍの酸化シ
リコン膜４Ａを形成する。
【００２７】次に図４（ｂ）に示すように、この酸化シ
リコン膜４Ａを研磨し、パワー素子形成領域３０のシリ
コン基板１Ａの表面を露出させ、鏡面とする。
リコン膜４Ａを研磨し、パワー素子形成領域３０のシリ
コン基板１Ａの表面を露出させ、鏡面とする。
【００２８】次に図４（ｃ）に示すように、別に低抵抗
のＮ+ 型の第２シリコン基板１１Ａを用意し、この表面
にＮ- 型エピタキシャル層１２Ａを約４０μｍの厚さに
形成する。エピタキシャル層１２Ａの形成条件等は、第
１の実施例と同じである。次にこのエピタキシャル層１
２Ａの表面に第１シリコン基板１Ａの研磨面を接着し熱
処理を行なう。
のＮ+ 型の第２シリコン基板１１Ａを用意し、この表面
にＮ- 型エピタキシャル層１２Ａを約４０μｍの厚さに
形成する。エピタキシャル層１２Ａの形成条件等は、第
１の実施例と同じである。次にこのエピタキシャル層１
２Ａの表面に第１シリコン基板１Ａの研磨面を接着し熱
処理を行なう。
【００２９】次に図１（ｄ）に示すように、第１シリコ
ン基板１Ａの制御回路素子形成領域３１に、素子分離用
のＮ+ 型拡散層６Ａを形成する。
ン基板１Ａの制御回路素子形成領域３１に、素子分離用
のＮ+ 型拡散層６Ａを形成する。
【００３０】この第４の実施例では第１の実施例に比
べ、制御回路素子形成領域の酸化シリコン膜４Ａの形成
が容易である。また第１の実施例と同様にパワー素子形
成領域を第１シリコン基板１Ａで構成しているため、従
来例のように結晶欠陥の発生はなくなる。
べ、制御回路素子形成領域の酸化シリコン膜４Ａの形成
が容易である。また第１の実施例と同様にパワー素子形
成領域を第１シリコン基板１Ａで構成しているため、従
来例のように結晶欠陥の発生はなくなる。
【００３１】尚、第４の実施例ではＮ型のシリコン基板
やエピタキシャル層を用いたが、Ｐ型であってもよい。
又、素子分離をＶ字溝やＵ字溝で行ってもよいことは勿
論である。
やエピタキシャル層を用いたが、Ｐ型であってもよい。
又、素子分離をＶ字溝やＵ字溝で行ってもよいことは勿
論である。
【００３２】
【発明の効果】以上説明したように本発明は、パワー素
子形成領域を制御回路素子形成領域と同一のシリコン基
板で構成しているための、従来のようにエピタキシャル
層を形成する必要がなくなり、コストが低減される。更
に、パワー素子部における結晶欠陥の発生がなくなるた
め、半導体装置の歩留り及び信頼性を向上させることが
できる。
子形成領域を制御回路素子形成領域と同一のシリコン基
板で構成しているための、従来のようにエピタキシャル
層を形成する必要がなくなり、コストが低減される。更
に、パワー素子部における結晶欠陥の発生がなくなるた
め、半導体装置の歩留り及び信頼性を向上させることが
できる。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】本発明の第３の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】本発明の第４の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図５】従来の半導体装置を説明するための半導体チッ
プの断面図。
プの断面図。
１，１Ａ 第１シリコン基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４，４Ａ 酸化シリコン膜 ５ 多結晶シリコン膜 ６，６Ａ Ｎ+ 型拡散層 ７Ａ，７Ｂ 酸化シリコン膜 ８Ａ，８Ｂ 充填層 １１，１１Ａ 第２シリコン基板 １２，１２Ａ Ｎ- 型エピタキシャル層 ２１ Ｎ+ 型シリコン基板 ２２Ａ 第１エピタキシャル層 ２２Ｂ 第２エピタキシャル層 ２３ Ｎ- 型シリコン基板 ２４ 酸化シリコン膜 ３０ パワー素子形成領域 ３１ 制御回路素子形成領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 27/12
Claims (3)
- 【請求項１】高抵抗の第１導電型第１シリコン基板の制
御回路素子形成領域に溝を形成する工程と、前記溝の底
面部に開口を有するマスク膜を形成する工程と、前記溝
の底面部に選択的に絶縁膜を形成する工程と、少なくと
も前記絶縁膜上に多結晶シリコン膜を形成して前記溝を
埋めた後研磨し前記多結晶シリコン膜及びパワー素子形
成領域の前記第１シリコン基板の表面のみを露出させる
工程と、低抵抗の第１導電型第２シリコン基板上に高抵
抗の第１導電型エピタキシャル層を形成する工程と、前
記エピタキシャル層の表面に研磨された前記多結晶シリ
コン膜と前記第１シリコン基板の表面とを圧着し熱処理
して接合する工程と、前記接合後に前記絶縁膜上の前記
第１シリコン基板に素子分離領域を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記マスク膜はシリコン窒化膜であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記素子分離領域は前記絶縁膜上の前記第
１シリコン基板に前記多結晶シリコン膜から離間して設
けられることを特徴とする請求項１記載の半導体装置の
製造方法。
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| JP04314480A JP3116609B2 (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
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| US09/021,394 US5872388A (en) | 1992-11-25 | 1998-02-10 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04314480A JP3116609B2 (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
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| JPH06163678A JPH06163678A (ja) | 1994-06-10 |
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ID=18053822
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04314480A Expired - Fee Related JP3116609B2 (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3116609B2 (ja) |
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|---|---|---|---|---|
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| US4963505A (en) * | 1987-10-27 | 1990-10-16 | Nippondenso Co., Ltd. | Semiconductor device and method of manufacturing same |
| JP2794702B2 (ja) * | 1987-11-30 | 1998-09-10 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2775738B2 (ja) * | 1987-10-27 | 1998-07-16 | 株式会社デンソー | 半導体装置 |
| JPH01179342A (ja) * | 1988-01-05 | 1989-07-17 | Toshiba Corp | 複合半導体結晶体 |
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| US5164218A (en) * | 1989-05-12 | 1992-11-17 | Nippon Soken, Inc. | Semiconductor device and a method for producing the same |
| JP2861120B2 (ja) * | 1989-10-11 | 1999-02-24 | 株式会社デンソー | 半導体装置の製造方法 |
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| JPH03283636A (ja) * | 1990-03-30 | 1991-12-13 | Nippon Soken Inc | 半導体基板の製造方法 |
| JPH0429353A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 半導体装置 |
| JPH05259267A (ja) * | 1992-03-10 | 1993-10-08 | Nec Corp | 半導体装置及びその製造方法 |
| JP3014012B2 (ja) * | 1992-03-19 | 2000-02-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5234535A (en) * | 1992-12-10 | 1993-08-10 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
| JP3033655B2 (ja) * | 1993-09-28 | 2000-04-17 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP3006387B2 (ja) * | 1993-12-15 | 2000-02-07 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5374582A (en) * | 1994-04-28 | 1994-12-20 | Nec Corporation | Laminated substrate for semiconductor device and manufacturing method thereof |
-
1992
- 1992-11-25 JP JP04314480A patent/JP3116609B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-27 US US08/562,790 patent/US5726089A/en not_active Expired - Fee Related
-
1998
- 1998-02-10 US US09/021,394 patent/US5872388A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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