JP2759207B2 - 画素電極と薄膜トランジスタの形成方法 - Google Patents
画素電極と薄膜トランジスタの形成方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示素子に使用される透明基板面に透
明画素電極とこの画素電極を駆動するスタガー型の薄膜
トランジスタとを形成する、画素電極と薄膜トランジス
タの形成方法に関するものである。
明画素電極とこの画素電極を駆動するスタガー型の薄膜
トランジスタとを形成する、画素電極と薄膜トランジス
タの形成方法に関するものである。
アクティブマトリックス型液晶表示素子の画素電極形
成基板にその各画素電極とそれぞれ対応させて配設され
る画素電極駆動用の薄膜トランジスタとしては、逆スタ
ガー型のものが用いられているが、この逆スタガー型の
薄膜トランジスタは、基板面に形成したゲート電極の上
に、ゲート絶縁膜と、ｉ−ａ−S1半導体からなるチャン
ネル層と、n+−ａ−Si半導体からなるソース，ドレイン
とのコンタクト層と、ソース電極およびドレイン電極と
を積層したものであるために、画素電極形成面（一般に
はゲート絶縁膜面）と、画素電極を接続するソース電極
との間に段差があり、そのために、画素電極形成面から
ソース電極上にかけて形成される画素電極が前記段差部
において断線したりすることがあるという問題をもって
いる。
成基板にその各画素電極とそれぞれ対応させて配設され
る画素電極駆動用の薄膜トランジスタとしては、逆スタ
ガー型のものが用いられているが、この逆スタガー型の
薄膜トランジスタは、基板面に形成したゲート電極の上
に、ゲート絶縁膜と、ｉ−ａ−S1半導体からなるチャン
ネル層と、n+−ａ−Si半導体からなるソース，ドレイン
とのコンタクト層と、ソース電極およびドレイン電極と
を積層したものであるために、画素電極形成面（一般に
はゲート絶縁膜面）と、画素電極を接続するソース電極
との間に段差があり、そのために、画素電極形成面から
ソース電極上にかけて形成される画素電極が前記段差部
において断線したりすることがあるという問題をもって
いる。
このため、最近では、画素電極を駆動する薄膜トラン
ジスタをスタガー型のものとすることにより、画素電極
を基板面に形成して、この画素電極の上に薄膜トランジ
スタを形成することが考えられている。
ジスタをスタガー型のものとすることにより、画素電極
を基板面に形成して、この画素電極の上に薄膜トランジ
スタを形成することが考えられている。
第８図は、画素電極を基板面に形成し、この画素電極
の上にスタガー型の薄膜トランジスタを形成する場合
の、従来の画素電極と薄膜トランジスタの形成方法を工
程順に示したもので、画素電極と薄膜トランジスタとは
次のようにして形成されている。
の上にスタガー型の薄膜トランジスタを形成する場合
の、従来の画素電極と薄膜トランジスタの形成方法を工
程順に示したもので、画素電極と薄膜トランジスタとは
次のようにして形成されている。
まず第８図（ａ）に示すように基板（ガラス基板）１
面にそのほぼ全面にわたって画素電極となるITO等の透
明導電膜２を被着させ、その上にレジストマスクA1を形
成して透明導電膜２をエッチングすることにより、この
透明導電膜２を第８図（ｂ）に示すように画素電極ａの
形状にパターニングする。次に、第８図（ｃ）に示すよ
うに、画素電極ａを形成した基板１面にそのほぼ全面に
わたって、薄膜トランジスタのソース，ドレイン電極と
なる第１の金属膜３と、ソース，ドレインとのコンタク
ト層となる第１の半導体膜（n+−ａ−Si膜）４を順次積
層した後、その上にレジストマスクA2を形成して半導体
膜４と金属膜３とをエッチングし、この半導体膜４と金
属膜３とを、第８図（ｄ）に示すように外側部が画素電
極ａの上に重なるソース電極Ｓと、ドレイン電極Ｄおよ
びこれにつながるデータライン（図示せず）の形状にパ
ターニングする。次に、第８図（ｅ）に示すように、基
板１面にそのほぼ全面にわたって、薄膜トランジスタの
チャンネル層となる第２の半導体膜（ｉ−ａ−Si膜）５
と、SiN等のゲート絶縁膜６と、ゲート電極となる第２
の金属膜７とを順次積層し、その上にレジストマスクA3
を形成してエッチングを行なうことにより、この積層膜
（第２金属膜７と絶縁膜６と第２半導体膜５）を、ゲー
ト電極Ｇとこれにつながる制御ライン（図示せず）の形
状にパターニングして、第８図（ｆ）に示すようなスタ
ガー型の薄膜トランジスタＴを形成するとともに、この
ときにソース，ドレインとのコンタクト層となる第１の
半導体膜４の不要部分（ゲート電極Ｇ下のトランジスタ
素子領域を除く部分）もエッチング除去する。この後
は、第８図（ｇ）に示すように、上記画素電極ａと薄膜
トランジスタＴを形成した基板１面にそのほぼ全面にわ
たってポリイミド等の保護絶縁膜８を被着させ、その上
にレジストマスクA4を形成して、この保護絶縁膜８をエ
ッチング法により第８図（ｈ）に示すようにトランジス
タ素子領域とデータラインおよび制御ライン部分を覆う
形状にパターニングする。なお、第８図（ｈ）におい
て、９は、上記のようにして画素電極ａと薄膜トランジ
スタＴを形成した後に基板１面に形成される配向膜であ
る。
面にそのほぼ全面にわたって画素電極となるITO等の透
明導電膜２を被着させ、その上にレジストマスクA1を形
成して透明導電膜２をエッチングすることにより、この
透明導電膜２を第８図（ｂ）に示すように画素電極ａの
形状にパターニングする。次に、第８図（ｃ）に示すよ
うに、画素電極ａを形成した基板１面にそのほぼ全面に
わたって、薄膜トランジスタのソース，ドレイン電極と
なる第１の金属膜３と、ソース，ドレインとのコンタク
ト層となる第１の半導体膜（n+−ａ−Si膜）４を順次積
層した後、その上にレジストマスクA2を形成して半導体
膜４と金属膜３とをエッチングし、この半導体膜４と金
属膜３とを、第８図（ｄ）に示すように外側部が画素電
極ａの上に重なるソース電極Ｓと、ドレイン電極Ｄおよ
びこれにつながるデータライン（図示せず）の形状にパ
ターニングする。次に、第８図（ｅ）に示すように、基
板１面にそのほぼ全面にわたって、薄膜トランジスタの
チャンネル層となる第２の半導体膜（ｉ−ａ−Si膜）５
と、SiN等のゲート絶縁膜６と、ゲート電極となる第２
の金属膜７とを順次積層し、その上にレジストマスクA3
を形成してエッチングを行なうことにより、この積層膜
（第２金属膜７と絶縁膜６と第２半導体膜５）を、ゲー
ト電極Ｇとこれにつながる制御ライン（図示せず）の形
状にパターニングして、第８図（ｆ）に示すようなスタ
ガー型の薄膜トランジスタＴを形成するとともに、この
ときにソース，ドレインとのコンタクト層となる第１の
半導体膜４の不要部分（ゲート電極Ｇ下のトランジスタ
素子領域を除く部分）もエッチング除去する。この後
は、第８図（ｇ）に示すように、上記画素電極ａと薄膜
トランジスタＴを形成した基板１面にそのほぼ全面にわ
たってポリイミド等の保護絶縁膜８を被着させ、その上
にレジストマスクA4を形成して、この保護絶縁膜８をエ
ッチング法により第８図（ｈ）に示すようにトランジス
タ素子領域とデータラインおよび制御ライン部分を覆う
形状にパターニングする。なお、第８図（ｈ）におい
て、９は、上記のようにして画素電極ａと薄膜トランジ
スタＴを形成した後に基板１面に形成される配向膜であ
る。
しかしながら、上記従来の画素電極と薄膜トランジス
タの形成方法は、まず基板１面に透明導電膜２を被着さ
せてこの透明導電膜２をパターニングすることにより画
素電極ａを形成した後に、この基板１面に上記のような
工程で薄膜トランジスタＴを形成するものであるため
に、工程数が多く、これが量産化および低コスト化の妨
げとなっていた。
タの形成方法は、まず基板１面に透明導電膜２を被着さ
せてこの透明導電膜２をパターニングすることにより画
素電極ａを形成した後に、この基板１面に上記のような
工程で薄膜トランジスタＴを形成するものであるため
に、工程数が多く、これが量産化および低コスト化の妨
げとなっていた。
本発明は上記のような実情にかんがみてなされたもの
であって、その目的とするところは、画素電極とスタガ
ー型薄膜トランジスタとを少ない工程数で形成すること
ができる、画素電極と薄膜トランジスタの形成方法を提
供することにある。
であって、その目的とするところは、画素電極とスタガ
ー型薄膜トランジスタとを少ない工程数で形成すること
ができる、画素電極と薄膜トランジスタの形成方法を提
供することにある。
基板一面のほぼ全面上に、透明導電膜と、第１金属膜
と、コンタクト層とを順次積層して第１の積層膜を形成
し、前記透明導電膜の側壁と、前記第１金属膜の側壁
と、前記コンタクト層の側壁とが露出しかつこれら側壁
が前記基板面に対し実質的に重なるように、この第１の
積層膜を、画素電極、ドレイン電極、及びデータライン
の形状にパターニングする第１パターニング工程と、 前記第１の積層膜の上に、前記コンタクト層と同種の
材料を含む半導体膜と、ゲート絶縁膜と、第２金属膜と
を順次積層して第２の積層膜を形成し、この第２の積層
膜をゲート電極の形状にパターニングするとともに、パ
ターニングされた前記半導体層と重なる前記コンタクト
層を残して前記コンタクト層を除去する第２パターニン
グ工程と、 前記第１金属膜上及び前記第２金属膜上に絶縁膜を被
膜し、前記データラインの前記第１金属膜を残すととも
に前記透明導電膜の一部を露出するように、前記第１金
属膜及び前記絶縁膜をパターニングする第３パターニン
グ工程と、 露出した前記透明導電膜上に配向膜を形成する配向膜
形成工程と、 を有することを特徴とするものである。
と、コンタクト層とを順次積層して第１の積層膜を形成
し、前記透明導電膜の側壁と、前記第１金属膜の側壁
と、前記コンタクト層の側壁とが露出しかつこれら側壁
が前記基板面に対し実質的に重なるように、この第１の
積層膜を、画素電極、ドレイン電極、及びデータライン
の形状にパターニングする第１パターニング工程と、 前記第１の積層膜の上に、前記コンタクト層と同種の
材料を含む半導体膜と、ゲート絶縁膜と、第２金属膜と
を順次積層して第２の積層膜を形成し、この第２の積層
膜をゲート電極の形状にパターニングするとともに、パ
ターニングされた前記半導体層と重なる前記コンタクト
層を残して前記コンタクト層を除去する第２パターニン
グ工程と、 前記第１金属膜上及び前記第２金属膜上に絶縁膜を被
膜し、前記データラインの前記第１金属膜を残すととも
に前記透明導電膜の一部を露出するように、前記第１金
属膜及び前記絶縁膜をパターニングする第３パターニン
グ工程と、 露出した前記透明導電膜上に配向膜を形成する配向膜
形成工程と、 を有することを特徴とするものである。
〔作用〕 すなわち、本発明によれば、画素電極と、薄膜トラン
ジスタのソース電極およびドレイン電極とを同時に形成
しているために、画素電極と薄膜トランジスタとを別工
程で形成している従来の方法に比べて工程数を少なくす
ることができるから、量産化および低コスト化をはかる
ことができる。
ジスタのソース電極およびドレイン電極とを同時に形成
しているために、画素電極と薄膜トランジスタとを別工
程で形成している従来の方法に比べて工程数を少なくす
ることができるから、量産化および低コスト化をはかる
ことができる。
以下、本発明の第１の実施例を第１図〜第４図を参照
して説明する。
して説明する。
まず第１図（ａ）に示すように基板（ガラス基板）１
面にそのほぼ全面にわたって画素電極となるITO等の透
明導電膜２をスパッタリング法等によって500Åの厚さ
に被着させた後、その上に、薄膜トランジスタのソー
ス，ドレイン電極となるCr等の第１の金属膜３をスパッ
タリング法または真空蒸着法等によって500Åの厚さに
被着させ、さらにその上に、ソース，ドレインとのコン
タクト層となる第１の半導体膜（n+−ａ−Si膜）４をプ
ラズマCVD法等によって250Åの厚さに被着させる。次
に、この基板１面に積層した第１の積層膜の上に、レジ
ストマスクB1を形成して、上記第１の積層膜の半導体膜
４と金属膜３と透明導電膜２を順次ドライエッチング法
でエッチングすることにより、この第１の積層膜を、第
１図（ｂ）および第２図に示すように、画素電極ａおよ
びこれと連続するソース電極Ｓの形状と、ドレイン電極
ＤおよびこれにつながるデータラインDaの形状とにパタ
ーニングする。この時点では、画素電極ａおよびソース
電極Ｓと、ドレイン電極ＤおよびデータラインDaは、透
明導電膜２と第１の金属膜３と第１の半導体膜４との積
層膜となっているが、画素電極ａとデータラインDaは、
最終的には透明導電膜２だけからなる単層膜とされる。
次に、上記レジストマスクB1を剥離してから、第１図
（ｃ）に示すように基板１面にそのほぼ全面にわたっ
て、薄膜トランジスタのチャンネル層となる第２の半導
体膜（ｉ−ａ−Si膜）５をプラズマCVD法等によって500
Åの厚さに被着させ、その上にSiN等のゲート絶縁膜６
をプラズマCVD法等によって400Åの厚さに被着させると
ともに、さらにその上に、薄膜トランジスタのゲート電
極となるAl等の第２の金属膜７をスパッタリング法また
は真空蒸着法等によって2000Åの厚さに被着させて第２
の積層膜を形成する。次に、この第２の積層膜の上にレ
ジストマスクB2を形成してこの第２の積層膜の金属膜７
とゲート絶縁膜６と半導体膜５を順次ドライエッチング
法でエッチングすることにより、この第２の積層膜を、
第１図（ｄ）および第３図，第４図に示すようにゲート
電極Ｇおよびこれにつながる制御ラインGaの形状にパタ
ーニングして薄膜トランジスタＴを形成するとともに、
この第２の積層膜のパターニングに続いて、前記透明導
電膜２をパターニングして形成された画素電極ａの上の
第１の半導体膜４と第１の金属膜３とを順次エッチング
除去して、画素電極ａを露出させる。なお、このとき、
第２の積層膜のパターニングによって露出するデータラ
インDa部の第１の半導体膜４と第１の金属膜３もエッチ
ングされ、したがって、ソース電極Ｓとドレイン電極Ｄ
はそれぞれ透明導電膜２と金属膜３とからなる二層膜と
して残されるが、データラインDaは透明導電膜２だけの
単層膜となる。この後は、第１図（ｅ）に示すように、
上記画素電極ａと薄膜トランジスタＴを形成した基板１
面にそのほぼ全面にわたってポリイミド等の保護絶縁膜
８を被着させ、その上にレジストマスクB3を形成して、
この保護絶縁膜８をドライエッチング法により第１図
（ｆ）に示すようにトランジスタ素子領域とデータライ
ンDaおよび制御ラインGa部分を覆う形状にパターニング
し、この後基板１面に配向膜９を形成する。
面にそのほぼ全面にわたって画素電極となるITO等の透
明導電膜２をスパッタリング法等によって500Åの厚さ
に被着させた後、その上に、薄膜トランジスタのソー
ス，ドレイン電極となるCr等の第１の金属膜３をスパッ
タリング法または真空蒸着法等によって500Åの厚さに
被着させ、さらにその上に、ソース，ドレインとのコン
タクト層となる第１の半導体膜（n+−ａ−Si膜）４をプ
ラズマCVD法等によって250Åの厚さに被着させる。次
に、この基板１面に積層した第１の積層膜の上に、レジ
ストマスクB1を形成して、上記第１の積層膜の半導体膜
４と金属膜３と透明導電膜２を順次ドライエッチング法
でエッチングすることにより、この第１の積層膜を、第
１図（ｂ）および第２図に示すように、画素電極ａおよ
びこれと連続するソース電極Ｓの形状と、ドレイン電極
ＤおよびこれにつながるデータラインDaの形状とにパタ
ーニングする。この時点では、画素電極ａおよびソース
電極Ｓと、ドレイン電極ＤおよびデータラインDaは、透
明導電膜２と第１の金属膜３と第１の半導体膜４との積
層膜となっているが、画素電極ａとデータラインDaは、
最終的には透明導電膜２だけからなる単層膜とされる。
次に、上記レジストマスクB1を剥離してから、第１図
（ｃ）に示すように基板１面にそのほぼ全面にわたっ
て、薄膜トランジスタのチャンネル層となる第２の半導
体膜（ｉ−ａ−Si膜）５をプラズマCVD法等によって500
Åの厚さに被着させ、その上にSiN等のゲート絶縁膜６
をプラズマCVD法等によって400Åの厚さに被着させると
ともに、さらにその上に、薄膜トランジスタのゲート電
極となるAl等の第２の金属膜７をスパッタリング法また
は真空蒸着法等によって2000Åの厚さに被着させて第２
の積層膜を形成する。次に、この第２の積層膜の上にレ
ジストマスクB2を形成してこの第２の積層膜の金属膜７
とゲート絶縁膜６と半導体膜５を順次ドライエッチング
法でエッチングすることにより、この第２の積層膜を、
第１図（ｄ）および第３図，第４図に示すようにゲート
電極Ｇおよびこれにつながる制御ラインGaの形状にパタ
ーニングして薄膜トランジスタＴを形成するとともに、
この第２の積層膜のパターニングに続いて、前記透明導
電膜２をパターニングして形成された画素電極ａの上の
第１の半導体膜４と第１の金属膜３とを順次エッチング
除去して、画素電極ａを露出させる。なお、このとき、
第２の積層膜のパターニングによって露出するデータラ
インDa部の第１の半導体膜４と第１の金属膜３もエッチ
ングされ、したがって、ソース電極Ｓとドレイン電極Ｄ
はそれぞれ透明導電膜２と金属膜３とからなる二層膜と
して残されるが、データラインDaは透明導電膜２だけの
単層膜となる。この後は、第１図（ｅ）に示すように、
上記画素電極ａと薄膜トランジスタＴを形成した基板１
面にそのほぼ全面にわたってポリイミド等の保護絶縁膜
８を被着させ、その上にレジストマスクB3を形成して、
この保護絶縁膜８をドライエッチング法により第１図
（ｆ）に示すようにトランジスタ素子領域とデータライ
ンDaおよび制御ラインGa部分を覆う形状にパターニング
し、この後基板１面に配向膜９を形成する。
すなわち、上記画素電極と薄膜トランジスタの形成方
法は、基板１面に、画素電極となる透明導電膜２と、ソ
ース，ドレイン電極となる第１の金属膜３と、ソース，
ドレインとのコンタクト層となる第１の半導体膜４とを
順次積層して、この第１の積層膜をパターニングするこ
とにより、画素電極ａおよびこれと連続するソース電極
Ｓと、ドレイン電極ＤおよびデータラインDaとを同時に
形成し、この後、チャンネル層となる第２の半導体膜５
と、ゲート絶縁膜６と、ゲート電極となる第２の金属膜
７とを順次積層して、この第２の積層膜をパターニング
することにより、チャンネル層と、ゲート絶縁膜６と、
ゲート電極Ｇとを同時に形成するとともに、上記第２の
積層膜のパターニング時に、画素電極ａ上の第１の半導
体膜４と第１の金属膜３とを除去して画素電極ａを露出
させるようにしたものであり、この方法によれば、画素
電極ａと、薄膜トランジスタＴのソース電極Ｓおよびド
レイン電極Ｄとを同時に形成しているために、基板１面
の被着膜をパターニングするエッチングは、第１図
（ａ）に示した第１の積層膜のエッチングと、第１図
（ｃ）に示した第１の積層膜および第１の半導体膜４と
第１の金属膜３とのエッチングと、第１図（ｅ）に示し
た保護絶縁膜８のエッチングとの３回だけでよく、した
がって、画素電極と薄膜トランジスタとを別工程で形成
している従来の方法（エッチング工程４回）に比べて工
程数を少なくすることができるから、量産化および低コ
スト化をはかることができる。
法は、基板１面に、画素電極となる透明導電膜２と、ソ
ース，ドレイン電極となる第１の金属膜３と、ソース，
ドレインとのコンタクト層となる第１の半導体膜４とを
順次積層して、この第１の積層膜をパターニングするこ
とにより、画素電極ａおよびこれと連続するソース電極
Ｓと、ドレイン電極ＤおよびデータラインDaとを同時に
形成し、この後、チャンネル層となる第２の半導体膜５
と、ゲート絶縁膜６と、ゲート電極となる第２の金属膜
７とを順次積層して、この第２の積層膜をパターニング
することにより、チャンネル層と、ゲート絶縁膜６と、
ゲート電極Ｇとを同時に形成するとともに、上記第２の
積層膜のパターニング時に、画素電極ａ上の第１の半導
体膜４と第１の金属膜３とを除去して画素電極ａを露出
させるようにしたものであり、この方法によれば、画素
電極ａと、薄膜トランジスタＴのソース電極Ｓおよびド
レイン電極Ｄとを同時に形成しているために、基板１面
の被着膜をパターニングするエッチングは、第１図
（ａ）に示した第１の積層膜のエッチングと、第１図
（ｃ）に示した第１の積層膜および第１の半導体膜４と
第１の金属膜３とのエッチングと、第１図（ｅ）に示し
た保護絶縁膜８のエッチングとの３回だけでよく、した
がって、画素電極と薄膜トランジスタとを別工程で形成
している従来の方法（エッチング工程４回）に比べて工
程数を少なくすることができるから、量産化および低コ
スト化をはかることができる。
なお、上記第１の実施例では、第２の積層膜のパター
ニング時に、この第２の積層膜のパターニングによって
露出するデータラインDa部の第１の半導体膜４と第１の
金属膜３もエッチングされるために、データラインDaが
透明導電膜２だけの単層膜となってしまうが、次に説明
する第２の実施例によれば、データラインDaを透明導電
膜２と金属膜３との二層膜として、データラインDaの抵
抗値を下げてやることができる。
ニング時に、この第２の積層膜のパターニングによって
露出するデータラインDa部の第１の半導体膜４と第１の
金属膜３もエッチングされるために、データラインDaが
透明導電膜２だけの単層膜となってしまうが、次に説明
する第２の実施例によれば、データラインDaを透明導電
膜２と金属膜３との二層膜として、データラインDaの抵
抗値を下げてやることができる。
すなわち、第５図〜第７図は本発明の第２の実施例を
示したもので、この実施例では、画素電極と薄膜トラン
ジスタとを次のようにして形成する。
示したもので、この実施例では、画素電極と薄膜トラン
ジスタとを次のようにして形成する。
まず、第５図（ａ）〜第５図（ｃ）に示すように、前
述した第１の実施例と同様にして、基板１面に、画素電
極となる透明導電膜２と、ソース，ドレイン電極となる
第１の金属膜３と、ソース，ドレインとのコンタクト層
となる第１の半導体膜４とを順次積層し、この第１の積
層膜を、画素電極ａおよびこれと連続するソース電極Ｓ
の形状と、ドレイン電極ＤおよびデータラインDaの形状
とにパターニングした後、その上に基板ほぼ全面にわた
って、チャンネル層となる第２の半導体膜５と、ゲート
絶縁膜６と、ゲート電極となる第２の金属膜７とを順次
積層して第２の積層膜を形成する。次に、この第２の積
層膜の上にレジストマスクB2を形成してこの第２の積層
膜の金属膜７とゲート絶縁膜６と半導体膜５を順次エッ
チングすることにより、この第２の積層膜を、第５図
（ｄ）および第６図，第７図に示すようにゲート電極Ｇ
およびこれにつながる制御ラインGaの形状にパターニン
グして薄膜トランジスタＴを形成するとともに、この第
２の積層膜のパターニングに続いて、前記透明導電膜２
をパターニングして形成された画素電極ａの上の第１の
半導体膜４を、その下の第１の金属膜３を露出させるま
でエッチング除去して、まず透明導電膜２と金属膜３と
の二層膜からなるデータラインDaを完成する。なお、こ
の時点では画素電極ａの上にも第１の金属膜３が残って
いる。次に、第５図（ｅ）に示すように、上記画素電極
ａと薄膜トランジスタＴを形成した基板１面にそのほぼ
全面にわたってポリイミド等の保護絶縁膜８を被着さ
せ、その上にレジストマスクB3を形成して、この保護絶
縁膜８を第１図（ｆ）に示すようにトランジスタ素子領
域とデータラインDaおよび制御ラインGa部分を覆う形状
にパターニングするとともに、続けて画素電極ａの上の
第１の金属膜３をエッチング除去して画素電極ａを露出
させ、この後基板１面に配向膜９を形成する。
述した第１の実施例と同様にして、基板１面に、画素電
極となる透明導電膜２と、ソース，ドレイン電極となる
第１の金属膜３と、ソース，ドレインとのコンタクト層
となる第１の半導体膜４とを順次積層し、この第１の積
層膜を、画素電極ａおよびこれと連続するソース電極Ｓ
の形状と、ドレイン電極ＤおよびデータラインDaの形状
とにパターニングした後、その上に基板ほぼ全面にわた
って、チャンネル層となる第２の半導体膜５と、ゲート
絶縁膜６と、ゲート電極となる第２の金属膜７とを順次
積層して第２の積層膜を形成する。次に、この第２の積
層膜の上にレジストマスクB2を形成してこの第２の積層
膜の金属膜７とゲート絶縁膜６と半導体膜５を順次エッ
チングすることにより、この第２の積層膜を、第５図
（ｄ）および第６図，第７図に示すようにゲート電極Ｇ
およびこれにつながる制御ラインGaの形状にパターニン
グして薄膜トランジスタＴを形成するとともに、この第
２の積層膜のパターニングに続いて、前記透明導電膜２
をパターニングして形成された画素電極ａの上の第１の
半導体膜４を、その下の第１の金属膜３を露出させるま
でエッチング除去して、まず透明導電膜２と金属膜３と
の二層膜からなるデータラインDaを完成する。なお、こ
の時点では画素電極ａの上にも第１の金属膜３が残って
いる。次に、第５図（ｅ）に示すように、上記画素電極
ａと薄膜トランジスタＴを形成した基板１面にそのほぼ
全面にわたってポリイミド等の保護絶縁膜８を被着さ
せ、その上にレジストマスクB3を形成して、この保護絶
縁膜８を第１図（ｆ）に示すようにトランジスタ素子領
域とデータラインDaおよび制御ラインGa部分を覆う形状
にパターニングするとともに、続けて画素電極ａの上の
第１の金属膜３をエッチング除去して画素電極ａを露出
させ、この後基板１面に配向膜９を形成する。
しかして、上記第２の実施例においても、画素電極ａ
と、薄膜トランジスタＴのソース電極Ｓおよびドレイン
電極Ｄとを同時に形成しているために、基板１面の被着
膜をパターニングするエッチングは、第５図（ａ）に示
した第１の積層膜のエッチングと、第５図（ｃ）に示し
た第１の積層膜および第１の半導体膜４とのエッチング
と、第５図（ｅ）に示した保護絶縁膜８と画素電極ａ上
の第ｉの金属膜３とのエッチングとの３回だけでよく、
したがって、第１の実施例と同様に工程数を少なくして
量産化および低コスト化をはかることができるし、また
この実施例によれば、第２の積層膜のパターニング時に
は第１の半導体膜４だけをエッチング除去して第１の金
属膜３は残しておき、第２の積層膜のパターニング後
に、画素電極ａ上の第１の金属膜３を除去して画素電極
ａを露出させるようにしているから、データラインDaを
透明導電膜２と金属膜３との二層膜として、データライ
ンDaの抵抗値を下げてやることができる。
と、薄膜トランジスタＴのソース電極Ｓおよびドレイン
電極Ｄとを同時に形成しているために、基板１面の被着
膜をパターニングするエッチングは、第５図（ａ）に示
した第１の積層膜のエッチングと、第５図（ｃ）に示し
た第１の積層膜および第１の半導体膜４とのエッチング
と、第５図（ｅ）に示した保護絶縁膜８と画素電極ａ上
の第ｉの金属膜３とのエッチングとの３回だけでよく、
したがって、第１の実施例と同様に工程数を少なくして
量産化および低コスト化をはかることができるし、また
この実施例によれば、第２の積層膜のパターニング時に
は第１の半導体膜４だけをエッチング除去して第１の金
属膜３は残しておき、第２の積層膜のパターニング後
に、画素電極ａ上の第１の金属膜３を除去して画素電極
ａを露出させるようにしているから、データラインDaを
透明導電膜２と金属膜３との二層膜として、データライ
ンDaの抵抗値を下げてやることができる。
本発明の画素電極と薄膜トランジスタの形成方法によ
れば、画素電極と、薄膜トランジスタのソース電極およ
びドレイン電極とを同時に形成することができ、したが
って、画素電極と薄膜トランジスタとを別工程で形成し
ている従来の方法に比べて工程数を少なくすることがで
きるから、量産化および低コスト化をはかることができ
る。
れば、画素電極と、薄膜トランジスタのソース電極およ
びドレイン電極とを同時に形成することができ、したが
って、画素電極と薄膜トランジスタとを別工程で形成し
ている従来の方法に比べて工程数を少なくすることがで
きるから、量産化および低コスト化をはかることができ
る。
第１図〜第４図は本発明の第１の実施例を示したもの
で、第１図は画素電極と薄膜トランジスタの形成工程
図、第２図は第１図（ｂ）の平面図、第３図は第１図
（ｄ）の平面図、第４図は第３図のIV−IV線に沿う断面
図である。第５図〜第７図は本発明の第２の実施例を示
したもので、第５図は画素電極と薄膜トランジスタの形
成工程図、第６図は第５図（ｄ）の平面図、第７図は第
６図のVII−VII線に沿う断面図である。第８図は従来の
画素電極と薄膜トランジスタの形成工程図である。 １…基板、２…透明導電膜、ａ…画素電極、３…第１の
金属膜、Ｓ…ソース電極、Ｄ…ドレイン電極、Da…デー
タライン、４…第１の半導体膜、５…第２の半導体膜、
６…ゲート絶縁膜、７…第２の金属膜、Ｇ…ゲート電
極、Ga…制御ライン、Ｔ…薄膜トランジスタ、８…保護
絶縁膜、９…配向膜、B1,B2,B3…レジストマスク。
で、第１図は画素電極と薄膜トランジスタの形成工程
図、第２図は第１図（ｂ）の平面図、第３図は第１図
（ｄ）の平面図、第４図は第３図のIV−IV線に沿う断面
図である。第５図〜第７図は本発明の第２の実施例を示
したもので、第５図は画素電極と薄膜トランジスタの形
成工程図、第６図は第５図（ｄ）の平面図、第７図は第
６図のVII−VII線に沿う断面図である。第８図は従来の
画素電極と薄膜トランジスタの形成工程図である。 １…基板、２…透明導電膜、ａ…画素電極、３…第１の
金属膜、Ｓ…ソース電極、Ｄ…ドレイン電極、Da…デー
タライン、４…第１の半導体膜、５…第２の半導体膜、
６…ゲート絶縁膜、７…第２の金属膜、Ｇ…ゲート電
極、Ga…制御ライン、Ｔ…薄膜トランジスタ、８…保護
絶縁膜、９…配向膜、B1,B2,B3…レジストマスク。
Claims (1)
- 【請求項１】基板一面のほぼ全面上に、透明導電膜と、
第１金属膜と、コンタクト層とを順次積層して第１の積
層膜を形成し、前記透明導電膜の側壁と、前記第１金属
膜の側壁と、前記コンタクト層の側壁とが露出しかつこ
れら側壁が前記基板面に対し実質的に重なるように、こ
の第１の積層膜を、画素電極、ドレイン電極、及びデー
タラインの形状にパターニングする第１パターニング工
程と、 前記第１の積層膜の上に、前記コンタクト層と同種の材
料を含む半導体膜と、ゲート絶縁膜と、第２金属膜とを
順次積層して第２の積層膜を形成し、この第２の積層膜
をゲート電極の形状にパターニングするとともに、パタ
ーニングされた前記半導体層と重なる前記コンタクト層
を残して前記コンタクト層を除去する第２パターニング
工程と、 前記第１金属膜上及び前記第２金属膜上に絶縁膜を被膜
し、前記データラインの前記第１金属膜を残すとともに
前記透明導電膜の一部を露出するように、前記第１金属
膜及び前記絶縁膜をパターニングする第３パターニング
工程と、 露出した前記透明導電膜上に配向膜を形成する配向膜形
成工程と、 を有することを特徴とする画素電極と薄膜トランジスタ
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14688288A JP2759207B2 (ja) | 1988-06-16 | 1988-06-16 | 画素電極と薄膜トランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14688288A JP2759207B2 (ja) | 1988-06-16 | 1988-06-16 | 画素電極と薄膜トランジスタの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022523A JPH022523A (ja) | 1990-01-08 |
| JP2759207B2 true JP2759207B2 (ja) | 1998-05-28 |
Family
ID=15417706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14688288A Expired - Lifetime JP2759207B2 (ja) | 1988-06-16 | 1988-06-16 | 画素電極と薄膜トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759207B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI80792C (fi) * | 1988-05-06 | 1990-07-10 | Teknillinen Korkeakoulu | Betraktningsapparatur avsedd foer pao kolorimetrisk faergbestaemning baserad reproduktion eller avdragning. |
| JP3387981B2 (ja) * | 1992-10-09 | 2003-03-17 | 富士通株式会社 | 薄膜トランジスタマトリクス装置の製造方法 |
| KR970006260B1 (ko) * | 1994-01-07 | 1997-04-25 | 금성일렉트론 주식회사 | 박막트랜지스터 제조방법 |
| JP3149793B2 (ja) * | 1996-07-22 | 2001-03-26 | 日本電気株式会社 | 反射型液晶表示装置及びその製造方法 |
| JP4733005B2 (ja) * | 2006-04-20 | 2011-07-27 | エルジー ディスプレイ カンパニー リミテッド | 有機半導体物質を利用した液晶表示装置用アレイ基板及びその製造方法 |
| JP5515266B2 (ja) * | 2008-09-30 | 2014-06-11 | 大日本印刷株式会社 | ディスプレイ用薄膜トランジスタ基板及びその製造方法 |
| JP5697819B2 (ja) * | 2009-12-28 | 2015-04-08 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159389A (ja) * | 1984-08-30 | 1986-03-26 | 株式会社東芝 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
| JPS61183622A (ja) * | 1985-02-08 | 1986-08-16 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
-
1988
- 1988-06-16 JP JP14688288A patent/JP2759207B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022523A (ja) | 1990-01-08 |
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