JPH0870124A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
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- JPH0870124A JPH0870124A JP15797695A JP15797695A JPH0870124A JP H0870124 A JPH0870124 A JP H0870124A JP 15797695 A JP15797695 A JP 15797695A JP 15797695 A JP15797695 A JP 15797695A JP H0870124 A JPH0870124 A JP H0870124A
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Abstract
により、MOS界面特性を改善し、スイッチング特性に
優れまたオン抵抗の低い炭化珪素半導体装置を製造す
る。また第2に、溝底部のコーナー部の角を丸めること
でゲート、ドレイン間耐圧を向上させることができ、サ
イドエッチングの少ない炭化珪素半導体装置の製造方法
を得ること。 【構成】 炭化珪素よりなる半導体基板表面に溝を形成
し、この溝の内壁に存在するダメージ層を熱酸化して第
1の熱酸化膜を形成する。そしてこの第1の熱酸化膜を
除去することで、ダメージ層を除去する。そしてダメー
ジ層を除去した後に溝の内壁に第2の熱酸化膜を形成す
るため、この第2の熱酸化膜は均一な膜となる。また、
半導体基板の面方位を六方晶系の(0001)カーボン
面または立方晶系の{111}カーボン面とすることに
よりサイドエッチングの少ない炭化珪素半導体装置を得
る。
Description
製造方法に関するものであり、その用途としては例え
ば、絶縁ゲート型電界効果トランジスタ、とりわけ大電
力用の縦型MOSFET等の製造方法に用いて好適であ
る。
素単結晶材料を使用した縦型パワーMOSFETが提案
されている。電力用トランジスタの損失を低減するため
にはオン抵抗の低減が必要であり、効果的にオン抵抗低
減が可能な素子構造として図13に示す溝ゲート型パワ
ーMOSFET(例えば、特開平4−239778)が
提案されている。図13における溝ゲート型パワーMO
SFETは炭化珪素の基板30上に第1半導体領域31
が形成され、第1半導体領域31上に第2半導体領域3
2が形成され、さらに、第2半導体領域32の所定領域
に第3半導体領域33が形成されている。又、第3半導
体領域33と第2半導体領域32を貫通して第1半導体
領域31に達する凹所34が形成され、凹所34内には
ゲート絶縁膜35を介してゲ−ト36が充填されてい
る。ゲ−ト36の上面には絶縁膜37が形成され、絶縁
膜37上を含む第3半導体領域33上には電極膜38が
形成されている。
ート型パワーMOSFETを製造する場合、溝ゲート部
は凹所34の形成後、熱酸化により凹所34の表面を酸
化してゲート絶縁膜35を側面と底面に形成し、その後
ゲート電極(ゲ−ト36)を形成して溝ゲート部の基本
構造を完成する。
示すような溝ゲート型パワーMOSFETを製造する場
合、溝ゲート部の内壁はドライエッチング法とくにリア
クティブイオンエッチング法(RIE法)を利用して異
方性エッチング条件下で形成するため、前記溝内壁には
ダメージ層が形成される。これは、現在の所、炭化珪素
基板を効率良くエッチングできるエッチング液がなく、
ドライエッチング法等でエッチングする方法が最も容易
だからである。ここでダメージ層とは、RIE法のよう
に物理的にイオンをあててエッチングする際に形成され
る結晶欠陥を有する層、または、化学エッチングにより
エッチングする際に被エッチング面が不均一にエッチン
グされてしまうことで生じる凸凹層等をいう。そして、
このダメージ層においては、MOS界面特性が劣化しオ
ン抵抗増加やスイッチング特性の劣化が生じる。
は、被エッチング面を均一にウエットエッチングするこ
とにより、ダメージ層を除去することが考えられるが、
ウェットエッチングでは周知のとおり、均一にダメージ
層を除去することは非常に困難であるという問題があ
る。また溝底部のコーナー部は異方性のドライエッチン
グにより形成されるため、溝底部のコーナー部で角がで
き電界集中を生じる。このためゲート、ドレイン間耐圧
が低下する。この角を丸めるためには異方性の弱いドラ
イエッチングによりエッチングするか又はコーナー部を
熱酸化することが考えれるが、異方性の弱いドライエッ
チングは溝側壁が徐々に広がって行く所謂サイドエッチ
ングを生じてしまうため、溝の微細化を行うのが困難で
あるという問題があり、熱酸化は炭化珪素における熱酸
化速度の面方位に対する依存性が明らかではなく、熱酸
化膜厚の制御が難しいという問題があった。
のダメージ層を除去することにより、MOS界面特性を
改善し、スイッチング特性に優れまたオン抵抗の低い炭
化珪素半導体装置を製造する製造方法を得ること。また
第2に、溝底部のコーナー部の角を丸めることでゲー
ト、ドレイン間耐圧を向上させることができ、サイドエ
ッチングが少ない炭化珪素半導体装置の製造方法を得る
ことである。
に構成された請求項1に記載の発明は、炭化珪素よりな
る半導体基板表面に、底面及び側面を有する溝をドライ
エッチングにより形成する溝形成工程と、該溝の前記底
面及び前記側面に第1の熱酸化膜を形成する第1の酸化
膜形成工程と、該第1の熱酸化膜をウエットエッチング
により取り除く酸化膜除去工程と、該酸化膜除去工程の
後に前記溝の前記底面及び前記側面に第2の熱酸化膜を
形成する第2の酸化膜形成工程とを含むことを特徴とし
ている。
求項1の構成に加え、前記炭化珪素よりなる半導体基板
の面方位が六方晶系の(0001)カーボン面、六方晶
系の(0001)カーボン面に近い面、立方晶系の{1
11}カーボン面、立方晶系の{111}カーボン面に
近い面のうちの何れか一つであり、前記溝形成工程にお
ける前記溝の前記底面の面方位が、前記半導体基板の前
記面方位と略同じであるよう構成することを特徴として
いる。
求項1または2に記載の製造方法において、前記第2の
熱酸化膜を、前記溝の前記側面に形成された側面酸化膜
と、前記溝の前記底面に形成され前記側面酸化膜よりも
厚い底面酸化膜とすることを特徴としている。さらに、
請求項4の記載によれば、請求項1乃至3項の何れか記
載の発明に加え、前記第2の熱酸化膜形成工程を、前記
側面酸化膜と前記底面酸化膜とを同時に形成する工程と
することを特徴としている。
1乃至4の何れか一項に記載の炭化珪素半導体装置の製
造方法において、前記溝形成工程における前記溝の前記
側面を、前記半導体基板の表面に対して略垂直の面を有
する構成とすることを特徴としている。請求項6に記載
の発明によれば、請求項1乃至5の何れか一項に記載の
炭化珪素半導体装置の製造方法において、前記溝形成工
程における前記溝の前記底面及び前記側面の表面領域
は、それぞれ格子欠陥を含むものであり、前記第1の酸
化膜形成は、少なくとも前記格子欠陥を含む前記表面領
域の厚さの前記第1の熱酸化膜を形成する工程であるこ
とを特徴としている。。
型の低抵抗層と該低抵抗層上に形成された第1導電型の
高抵抗層の二層にて構成され、かつ前記高抵抗層の上面
側を表面側とし、前記低抵抗層の下面側を裏面側とする
単結晶炭化珪素よりなる半導体基板の前記表面側に第2
導電型の単結晶炭化珪素よりなる半導体層を形成する半
導体層形成工程と、該半導体層内の所定領域に第1導電
型の半導体領域を形成する半導体領域形成工程と、該半
導体領域の上面から、該半導体領域と前記半導体層とを
貫通して前記第1導電型の高抵抗層に達する溝を形成す
る溝形成工程と、該溝の内壁に第1の熱酸化膜を形成す
る第1の酸化膜形成工程と、該第1の熱酸化膜を取り除
くようにエッチング除去する酸化膜除去工程と、該酸化
膜除去工程の後に前記溝の内壁に前記第2の熱酸化膜を
形成する第2の酸化膜形成工程と、該第2の熱酸化膜上
にゲート電極層を、前記半導体層の表面および前記半導
体領域の表面に第1の電極層を、前記半導体基板の前記
裏面側に第2の電極層を、それぞれ形成する電極形成工
程とを含むことを特徴とするものである。
載の炭化珪素半導体装置の製造方法において、前記炭化
珪素よりなる半導体基板の前記表面側の面方位が六方晶
系の(0001)カーボン面または立方晶系の{11
1}カーボン面であり、前記溝形成工程における前記溝
の溝底部が、前記半導体基板の面方位と略同じ面である
ことを特徴としている。
たは8記載の炭化珪素半導体装置の製造方法において前
記溝形成工程が、前記溝形成領域に前記半導体層の表面
より所定の深さを有する局所熱酸化膜を形成する局所熱
酸化工程と、該局所熱酸化膜を除去する局所酸化膜除去
工程とを有するよう構成することを特徴としている。請
求項10記載の発明によれば、請求項7乃至9のいずれ
か一項に記載の炭化珪素半導体装置の製造方法におい
て、前記溝形成工程は、前記溝形成領域に前記半導体層
の表面より所定の深さを有する前記溝を、前記溝の側壁
が前記半導体層の表面に対して略垂直になるように形成
する垂直加工工程を含むことを特徴とするものである。
10の何れか一項に記載の炭化珪素半導体装置の製造方
法において前記第1の酸化膜形成工程と前記第2の酸化
膜形成工程のうち、少なくとも何れか一方の工程におい
て、前記半導体基板表面に直接的にSi3N4 膜が形成され
ていることを特徴とするものである。
を形成する際、この溝の内壁にはダメージ層が形成され
てしまう。そして請求項1に記載の発明によれば、第1
の酸化膜形成工程で、ダメージ層の表面を熱酸化するこ
とにより第1の熱酸化膜を形成し、その後、この第1の
熱酸化膜を、ダメージ層の結晶欠陥を有する層や凹凸の
層が取り除かれるようにウエットエッチング処理する。
これにより、内壁のダメージ層を除去することが可能と
なるとともに、内壁の平坦化が行われる。従って、第2
の熱酸化膜は熱酸化の速度が均一となり、第2の熱酸化
膜も均一となる。
板の面方位を六方晶系の(0001)カーボン面または
立方晶系の{111}カーボン面とする。そして、溝の
溝底部を半導体基板の面方位と略同じ面とする。六方晶
系の(0001)カーボン面または立方晶系の{11
1}カーボン面は、他の面に比べて熱酸化速度が大きい
ことが判明した。従って、この熱酸化で溝側壁では薄い
酸化膜、みぞ底部では厚い酸化膜が形成され、これらの
熱酸化膜を除去することによりサイドエッチングを少な
くして溝の内壁をエッチングできる。
化膜形成工程において、この熱酸化で溝側壁では薄い酸
化膜、溝底部では厚い酸化膜が形成される。請求項4記
載の発明によれば、前記側面酸化膜と前記底面酸化膜と
を同時に形成して、工程を短縮することができる。請求
項5の記載によれば、前記溝の側面は前記半導体基板の
表面に対して略垂直な面が形成される。
成工程において生じる格子欠陥を含む表面領域の厚さに
第1の熱酸化膜が形成される。そのため、第1の酸化膜
が除去された後に形成される溝表面からダメージ層を除
去することが可能となる。請求項7に記載の発明によれ
ば、溝に第1の熱酸化膜を形成し、この第1の熱酸化膜
を除去することにより、チャネル部となる溝側面のダメ
ージ層が効率良く除去される。従って、溝側面での第2
導電型の半導体層の表面がチャネルとなって、ソース・
ドレイン間に電流が流れる際、MOS界面特性が改善さ
れ、スイッチング特性に優れまたオン抵抗の低い炭化珪
素半導体装置を製造することができる。また溝底部のコ
ーナー部の角が丸まるのでゲート、ドレイン間耐圧を向
上できる。
板の面方位を六方晶系の(0001)カーボン面または
立方晶系の{111}カーボン面とする。そして、溝の
溝底部を半導体基板の面方位と略同じ面とする。六方晶
系の(0001)カーボン面または立方晶系の{11
1}カーボン面は、他の面に比べて熱酸化速度が大きい
ことが判明した。従って、この熱酸化で溝側壁では薄い
酸化膜、溝底部では厚い酸化膜が形成され、これらの熱
酸化膜を除去することによりサイドエッチングを少なく
して溝の内壁をエッチングできる。
程を溝形成領域に熱酸化膜を形成する局所熱酸化工程
と、該熱酸化膜を除去する酸化膜除去工程とを有する。
これにより、溝を形成すると同時に、第1の酸化膜形成
工程の前に予め溝内壁のダメージを除去することができ
る。従って本発明によれば、さらに効率良くダメージ層
を除去することができる。
が形成される前記溝の側壁は前記半導体基板の表面に対
して略垂直に形成される。一般にシリコン基板において
はパッド酸化膜を介して耐酸化性マスクSi3N4 膜を形成
することで選択酸化が行われるが、その理由はSi3N4 膜
とシリコン基板界面の応力発生によるシリコン基板への
欠陥発生低減とSi3N4 膜はがれを抑えることにあった。
一方炭化珪素基板等の単結晶基板においてはシリコンと
は物性が異なり基板への欠陥発生はほとんどなく、Si3N
4 膜はがれも発生しないことが実験により確認されてい
る。そのため、請求項11に記載の発明によれば、耐酸
化性のSi3N4 膜を直接的にパッド酸化膜を介さずに基板
表面に形成したので第1の酸化膜形成工程または第2の
酸化膜形成工程において前記半導体基板表面を熱酸化か
ら防ぐことができる。また従来のパッド酸化膜を使用し
た酸化膜形成工程では、バーズビーク(Si3N4 膜の端部
から横方向に熱酸化がくさび状に行なわれた熱酸化膜形
状)が発生し問題であったが、このようなバーズビーク
の発生も防止することができ、さらに微細な溝形成が可
能となる。
図面に従って説明する。図1に本実施例の溝ゲート型パ
ワーMOSFET(縦型パワーMOSFET)の断面図
を示す。
(以下、SiC)基板1は、六方晶系SiC(000
1)カーボン面を表面とし、かつ低抵抗でキャリア密度
が5×1018cm-3程度である。このn+ 型単結晶Si
C基板1上に、高抵抗層としてのn- 型エピタキシャル
層2と半導体層としてのp型エピタキシャル層3が順次
積層されている。n- 型エピタキシャル層2は、キャリ
ア密度が1×1016cm-3程度で厚さが10μm程度と
なっている。又、p型エピタキシャル層3は、キャリア
密度が1×1017cm-3程度で厚さが2μm程度となっ
ており、該p型エピタキシャル層3の表面4が素子表面
となっている。
とn- 型エピタキシャル層2とから半導体基板14が構
成されている。p型エピタキシャル層3の表面4におけ
る所定領域には、半導体領域としてのn+ ソース領域5
が形成され、n+ ソース領域5はキャリア濃度が1×1
019cm-3程度で接合深さが0.5μm程度となってい
る。又、p型エピタキシャル層3の表面4の所定位置に
溝6が形成されている。この溝6は、n+ ソース領域5
とp型エピタキシャル層3を貫通しn- 型エピタキシャ
ル層2に達し、p型エピタキシャル層3の表面に垂直な
側面6aおよびp型エピタキシャル層3の表面に平行な
底面6bを有する。
ート熱酸化膜7を介してゲート電極層8が配置されてい
る。ここで、溝6の内壁は1100℃で5時間程度の熱
酸化とその熱酸化膜の除去の組み合わせによりエッチン
グされる。このことによりダメージ層が除去されまた溝
コーナー部に丸みができる。その後、ゲート熱酸化膜7
は1100℃で5時間程度の一度の熱酸化工程により形
成され、溝6の側面6aに位置する厚さが50nm程度
の薄いゲート熱酸化膜7aと、溝6の底面6bに位置す
る厚さが500nm程度の厚いゲート熱酸化膜7bから
なる。さらに、ゲート熱酸化膜7はn+ ソース領域5上
にも形成され、この領域におけるゲート熱酸化膜7cも
厚さが500nm程度に厚くなっている。これは、ここ
で、六方晶系の(0001)カーボン面または立方晶系
の{111}カーボン面は、他の面に比べて熱酸化速度
が大きいためで、よって、この熱酸化で溝側壁では薄い
酸化膜、溝底部では厚い酸化膜が形成される。
に接しリンをドープした第1のポリシリコン層8aと第
2のポリシリコン層8bからなる。ゲート電極層8上に
は、厚さが1μm程度の層間絶縁膜9が配置されてい
る。さらに、層間絶縁膜9上を含めたn+ ソース領域5
の表面およびp型エピタキシャル層3の表面には、第1
の電極層としてのソース電極層10が配置され、このソ
ース電極層10はn+ ソース領域5とp型エピタキシャ
ル層3に共に接している。n+ 型単結晶SiC基板1の
裏面には、同基板1に接する第2の電極層としてのドレ
イン電極層11が設けられている。
工程を、図2〜8を用いて、詳細に説明する。まず、図
2に示すように、表面の面方位が(0001)カーボン
面である低抵抗のn+ 型単結晶SiC基板1を用意す
る。そして、そのn+ 型単結晶SiC基板1の表面に、
キャリア密度が1×1016cm-3程度で厚さが10μm
程度のn - 型エピタキシャル層2と、キャリア密度が1
×1017cm-3程度で厚さが2μm程度のp型エピタキ
シャル層3を順次積層する。このようにして、n+ 型単
結晶SiC基板1とn- 型エピタキシャル層2とからな
る半導体基板14を形成する。
シャル層3に対しマスク材12を用いてイオン注入法に
より表面のキャリア濃度が1×1019cm-3程度で接合
深さが0.5μm程度のn+ ソース領域5を形成する。
次に、マスク材12を除去した後、図4に示すように、
マスク材13を用いて反応性イオンエッチング(RI
E)法により、n+ ソース領域5とp型エピタキシャル
層3を貫通しn- 型エピタキシャル層2に達する溝6を
形成する。この溝6は、p型エピタキシャル層3の表面
に垂直な側面6aおよびp型エピタキシャル層3の表面
に平行な底面6bを有する。
り溝内壁に第1の熱酸化膜としての熱酸化膜15を11
00℃で5時間程度の熱酸化工程により形成する。この
熱酸化により、RIE法で形成された溝内壁のダメージ
層が酸化され、溝6の側面6aに厚さ50nm程度の熱
酸化膜と、溝6の底面6bに厚さ500nm程度の熱酸
化膜15を形成する。 その後、図6に示すように、こ
の熱酸化膜15を弗酸により除去した後、マスク材13
を除去する。この熱酸化膜15を除去することにより、
溝内壁のダメージ層を除去する。
りゲート熱酸化膜7を1100℃で5時間程度の一度の
熱酸化工程により形成する、この熱酸化により溝6の側
面6aに位置する厚さが50nm程度の薄いゲート熱酸
化膜7aと、溝6の底面6bに位置する厚さが500n
m程度の厚いゲート熱酸化膜7bが形成される。さら
に、n+ ソース領域5上には厚さが500nm程度の厚
いゲート熱酸化膜7cが形成される。
1及び第2ポリシリコン層8a,8bにより順次埋め戻
す。しかる後、図1に示すように、第1及び第2ポリシ
リコン層8a,8b上を含めたゲート熱酸化膜7上に、
CVD法により層間絶縁層9を形成し、ソースコンタク
ト予定位置のn+ ソース領域5とp型エピタキシャル層
3の表面上にあるゲート熱酸化膜7と層間絶縁層9を除
去する。その後、n+ ソース領域5とp型エピタキシャ
ル層3及び層間絶縁層9上にソース電極層10を形成す
るとともに、n+ 型単結晶SiC基板1の裏面にドレイ
ン電極層11を形成し、溝ゲート型SiCパワーMOS
FETを完成する。
OSFETでは、n+ 型単結晶SiC基板1(第1導電
型の低抵抗層)とn+ 型単結晶SiC基板1上に形成さ
れたn- 型エピタキシャル層2(第1導電型の高抵抗
層)の二層にて構成され、かつn- 型エピタキシャル層
2の表面の面方位が(0001)カーボン面である六方
晶系の単結晶炭化珪素よりなる半導体基板14と、半導
体基板14の表面上に形成され、表面の面方位が(00
01)カーボン面である六方晶系の単結晶炭化珪素より
なるp型エピタキシャル層3(第2導電型の半導体層)
と、p型エピタキシャル層3内の所定領域に形成された
n+ ソース領域5(第1導電型の半導体領域)と、n+
ソース領域5とp型エピタキシャル層3を貫通しn- 型
エピタキシャル層2に達し、p型エピタキシャル層3の
表面に垂直な側面6aおよびp型エピタキシャル層3の
表面に平行な底面6bを有する溝6と、溝6の側面6a
および底面6bに形成され、溝内壁にダメージ層がな
く、かつ溝底部のコーナー部で丸みを付けられた溝が形
成される。さらに溝6の側面6aでの膜厚に比べ溝6の
底面6bでの膜厚の方が厚いゲート絶縁膜としてのゲー
ト熱酸化膜7と、溝6内におけるゲート熱酸化膜7の内
側に形成されたゲート電極層8と、p型エピタキシャル
層3表面およびn+ ソース領域5表面に形成されたソー
ス電極層10(第1の電極層)と、半導体基板14の裏
面側に形成されたドレイン電極層11(第2の電極層)
とを備えている。
シャル層3の表面がチャネルとなって、ソース・ドレイ
ン間に電流が流れる際、溝内壁のダメージ層を除去した
のでMOS界面特性を向上でき、また溝底部のコーナー
部に丸みを付けたのでゲート・ドレイン間の耐圧が高く
なる。さらに溝6の側面6aのゲート熱酸化膜7aは薄
いために閾電圧を低くでき(例えば2V)、しかも溝6
の底面6bのゲート熱酸化膜7bは厚いためにゲート・
ドレイン間の耐圧を高く(例えば500V以上)できる
とともに寄生容量が低減でき高速動作が可能になる。そ
の結果、製造コストを低くできるとともに製造歩留りを
向上させることができる。
対して垂直としたがこれに限定されるものではなく、R
IE法の条件を変更することにより、溝側面を所望の傾
斜角度にした場合にも適用でき、この場合においても同
様な効果を得ることができる。尚、上記実施例において
マスク材13は、耐酸化性マスク、例えばSi3N4 膜を使
用することにより基板表面を酸化から防ぎ、またSi3N4
膜の端部から横方向に熱酸化がくさび状に行われる所謂
バーズビークの発生を防ぐことができる。
13を形成した場合について説明する。半導体基板表面
にまず、パッド酸化膜41を形成し、さらにその上に、
Si3N 4 膜等からなるマスク材13を形成する。その状態
でマスク材13を用いてエッチング等によりn+ ソース
領域5とp型エピタキシャル層3を貫通しn- 型エピタ
キシャル層2に達する溝を形成する(図14(a))。
その後図14(b)に示すように溝部に酸化膜43を形
成するが、この時n+ ソース領域5に向けて酸化が進行
することから、結果としてn+ ソース領域5にバーズビ
ーク42が発生することとなる。その結果、n+ ソース
領域5がより薄くなりシート抵抗R1が大きくなる問題
が生じる。これに対して、上記実施例における製造方法
においても述べたように、本願発明においては、耐酸化
性マスク材13を直接的に半導体基板上に形成すること
でこのような問題を解決している。即ち、図15(a)
に示すように半導体基板上に直接的に耐酸化性マスク、
例えばSi3N4 膜を形成し、その状態でマスク材13を用
いてエッチング等によりn+ ソース領域5とp型エピタ
キシャル層3を貫通しn- 型エピタキシャル層2に達す
る溝を形成する。その後、図15(b)に示すように溝
内壁に酸化膜44を形成する。この時n+ ソース領域5
へはバーズビークにより酸化されなくなり、n+ ソース
領域におけるシート抵抗R1を増大することなく溝を形
成することができる。 (第2実施例)以下、この発明を具体化した第2実施例
を図面に従って説明する。
例と異なり、その製造工程のみを図9〜図12を用いて
詳細に説明する。第2実施例では、第1実施例の図3の
n+ ソース領域形成の後、図9に示すように耐酸化膜1
6例えば200nm程度のSi3 N4 膜を形成し、マス
ク材17を用いてドライエッチング等で溝形成領域18
の耐酸化膜16を除去する。
チング等で溝深さ1μm程度の溝19を形成した後、マ
スク材17を除去する。そして、図11に示すように、
局所熱酸化法により2μm程度の膜厚の熱酸化膜20を
1100℃の局所熱酸化工程により形成する。この工程
により、傾斜した側面を持つ溝21が形成される。
膜20を弗酸により除去することで、溝深さ2μm程度
でダメージが少なく、傾斜した側面を持ち、さらにn+
ソース領域5とp型エピタキシャル層3を貫通しn- 型
エピタキシャル層2に達する溝21を形成する。このよ
うに溝を形成した後は、第1実施例の図5に至る。
に必ずしも溝19を形成する必要は無く、局所熱酸化工
程のみで溝21の必要な溝深さを得ても良い。尚、この
発明は上記第1実施例第2実施例に限定されるものでは
なく、例えば、nチャネル型のみについて説明したが、
半導体型のnとpを入れ換えたpチャネル型においても
同じ効果が得られることは言うまでもない。また、溝に
おける熱酸化膜の膜厚も、実施例中で用いた膜厚(側面
を50nm程度、底面を500nm程度)に限定される
ものではなく、溝側面の膜厚よりも溝底面の膜厚の方が
厚い構成であればどのような構成でも良い。さらに、ゲ
ート酸化膜形成前に熱酸化と熱酸化膜除去を一度だけで
なく、複数回繰り返すことにより、溝底部のコーナー部
の丸みを大きく形成することができる。また、半導体基
板の面方位も実施例中の六方晶系の(0001)カーボ
ン面に限られたものではなく、この他に例えば立方晶系
の(111)カーボン面等にしても良い。
置の断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
酸化膜を形成した場合の炭化珪素半導体装置の断面図で
ある。
に酸化膜を形成した場合の炭化珪素半導体装置の断面図
である。
Claims (11)
- 【請求項1】 炭化珪素よりなる半導体基板表面に、底
面及び側面を有する溝をドライエッチングにより形成す
る溝形成工程と、 該溝の前記底面及び前記側面に第1の熱酸化膜を形成す
る第1の酸化膜形成工程と、 該第1の熱酸化膜をウエットエッチングにより取り除く
酸化膜除去工程と、 該酸化膜除去工程の後に前記溝の前記底面及び前記側面
に第2の熱酸化膜を形成する第2の酸化膜形成工程とを
含むことを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項2】 前記炭化珪素よりなる半導体基板の面方
位が六方晶系の(0001)カーボン面、六方晶系の
(0001)カーボン面に近い面、立方晶系の{11
1}カーボン面、立方晶系の{111}カーボン面に近
い面のうちの何れか一つであり、 前記溝形成工程における前記溝の前記底面の面方位が、
前記半導体基板の前記面方位と略同じであることを特徴
とする請求項1記載の炭化珪素半導体装置の製造方法。 - 【請求項3】 前記第2の熱酸化膜は、前記溝の前記側
面に形成された側面酸化膜と、前記溝の前記底面に形成
され前記側面酸化膜よりも厚い底面酸化膜とからなるこ
とを特徴とする請求項1または2に記載の炭化珪素半導
体装置の製造方法。 - 【請求項4】 前記第2の熱酸化膜形成工程は、前記側
面酸化膜と前記底面酸化膜とを同時に形成することを特
徴とする請求項1乃至3の何れか一項に記載の炭化珪素
半導体装置の製造方法。 - 【請求項5】 前記溝形成工程における前記溝の前記側
面は、前記半導体基板の表面に対して略垂直の面を有す
ることを特徴とする請求項1乃至4の何れか一項に記載
の炭化珪素半導体装置の製造方法。 - 【請求項6】 前記溝形成工程における前記溝の前記底
面及び前記側面の表面領域は、それぞれ格子欠陥を含む
ものであり、 前記第1の酸化膜形成は、少なくとも前記格子欠陥を含
む前記表面領域の厚さの前記第1の熱酸化膜を形成する
工程であることを特徴とする請求項1乃至5の何れか一
項に記載の炭化珪素半導体装置の製造方法。 - 【請求項7】 第1導電型の低抵抗層と該低抵抗層上に
形成された第1導電型の高抵抗層の二層にて構成され、
かつ前記高抵抗層の上面側を表面側とし、前記低抵抗層
の下面側を裏面側とする単結晶炭化珪素よりなる半導体
基板の前記表面側に第2導電型の単結晶炭化珪素よりな
る半導体層を形成する半導体層形成工程と、 該半導体層内の所定領域に第1導電型の半導体領域を形
成する半導体領域形成工程と、 該半導体領域の上面から、該半導体領域と前記半導体層
とを貫通して前記第1導電型の高抵抗層に達する溝を形
成する溝形成工程と、 該溝の内壁に第1の熱酸化膜を形成する第1の酸化膜形
成工程と、 該第1の熱酸化膜を取り除くようにエッチング除去する
酸化膜除去工程と、 該酸化膜除去工程の後に前記溝の内壁に前記第2の熱酸
化膜を形成する第2の酸化膜形成工程と、 該第2の熱酸化膜上にゲート電極層を、前記半導体層の
表面および前記半導体領域の表面に第1の電極層を、前
記半導体基板の前記裏面側に第2の電極層を、それぞれ
形成する電極形成工程とを含むことを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項8】 前記炭化珪素よりなる半導体基板の前記
表面側の面方位が六方晶系の(0001)カーボン面ま
たは立方晶系の{111}カーボン面であり、前記溝形
成工程における前記溝の溝底部が、前記半導体基板の面
方位と略同じ面であることを特徴とする請求項7記載の
炭化珪素半導体装置の製造方法。 - 【請求項9】 前記溝形成工程は、前記溝形成領域に前
記半導体層の表面より所定の深さを有する局所熱酸化膜
を形成する局所熱酸化工程と、該局所熱酸化膜を除去す
る局所酸化膜除去工程とを有することを特徴とする請求
項7または8記載の炭化珪素半導体装置の製造方法。 - 【請求項10】 前記溝形成工程は、前記溝形成領域に
前記半導体層の表面より所定の深さを有する前記溝を、
前記溝の側壁が前記半導体層の表面に対して略垂直にな
るように形成する垂直加工工程を含むことを特徴とする
請求項7乃至9のいずれか一項に記載の炭化珪素半導体
装置の製造方法。 - 【請求項11】 前記第1の酸化膜形成工程と前記第2
の酸化膜形成工程のうち、少なくとも何れか一方の工程
において、前記半導体基板表面に直接的にSi 3N4 膜が形
成されていることを特徴とする請求項1乃至10の何れ
か一項に記載の炭化珪素半導体装置の製造方法。
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