JPH0870124A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
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- JPH0870124A JPH0870124A JP15797695A JP15797695A JPH0870124A JP H0870124 A JPH0870124 A JP H0870124A JP 15797695 A JP15797695 A JP 15797695A JP 15797695 A JP15797695 A JP 15797695A JP H0870124 A JPH0870124 A JP H0870124A
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Abstract
(57)【要約】
【目的】 第１に溝の内壁のダメージ層を除去すること
により、ＭＯＳ界面特性を改善し、スイッチング特性に
優れまたオン抵抗の低い炭化珪素半導体装置を製造す
る。また第２に、溝底部のコーナー部の角を丸めること
でゲート、ドレイン間耐圧を向上させることができ、サ
イドエッチングの少ない炭化珪素半導体装置の製造方法
を得ること。 【構成】 炭化珪素よりなる半導体基板表面に溝を形成
し、この溝の内壁に存在するダメージ層を熱酸化して第
１の熱酸化膜を形成する。そしてこの第１の熱酸化膜を
除去することで、ダメージ層を除去する。そしてダメー
ジ層を除去した後に溝の内壁に第２の熱酸化膜を形成す
るため、この第２の熱酸化膜は均一な膜となる。また、
半導体基板の面方位を六方晶系の（０００１）カーボン
面または立方晶系の｛１１１｝カーボン面とすることに
よりサイドエッチングの少ない炭化珪素半導体装置を得
る。
により、ＭＯＳ界面特性を改善し、スイッチング特性に
優れまたオン抵抗の低い炭化珪素半導体装置を製造す
る。また第２に、溝底部のコーナー部の角を丸めること
でゲート、ドレイン間耐圧を向上させることができ、サ
イドエッチングの少ない炭化珪素半導体装置の製造方法
を得ること。 【構成】 炭化珪素よりなる半導体基板表面に溝を形成
し、この溝の内壁に存在するダメージ層を熱酸化して第
１の熱酸化膜を形成する。そしてこの第１の熱酸化膜を
除去することで、ダメージ層を除去する。そしてダメー
ジ層を除去した後に溝の内壁に第２の熱酸化膜を形成す
るため、この第２の熱酸化膜は均一な膜となる。また、
半導体基板の面方位を六方晶系の（０００１）カーボン
面または立方晶系の｛１１１｝カーボン面とすることに
よりサイドエッチングの少ない炭化珪素半導体装置を得
る。
Description
【０００１】
【産業上の利用分野】この発明は炭化珪素半導体装置の
製造方法に関するものであり、その用途としては例え
ば、絶縁ゲート型電界効果トランジスタ、とりわけ大電
力用の縦型ＭＯＳＦＥＴ等の製造方法に用いて好適であ
る。
製造方法に関するものであり、その用途としては例え
ば、絶縁ゲート型電界効果トランジスタ、とりわけ大電
力用の縦型ＭＯＳＦＥＴ等の製造方法に用いて好適であ
る。
【０００２】
【従来の技術】近年、電力用トランジスタとして炭化珪
素単結晶材料を使用した縦型パワーＭＯＳＦＥＴが提案
されている。電力用トランジスタの損失を低減するため
にはオン抵抗の低減が必要であり、効果的にオン抵抗低
減が可能な素子構造として図１３に示す溝ゲート型パワ
ーＭＯＳＦＥＴ（例えば、特開平４−２３９７７８）が
提案されている。図１３における溝ゲート型パワーＭＯ
ＳＦＥＴは炭化珪素の基板３０上に第１半導体領域３１
が形成され、第１半導体領域３１上に第２半導体領域３
２が形成され、さらに、第２半導体領域３２の所定領域
に第３半導体領域３３が形成されている。又、第３半導
体領域３３と第２半導体領域３２を貫通して第１半導体
領域３１に達する凹所３４が形成され、凹所３４内には
ゲート絶縁膜３５を介してゲ−ト３６が充填されてい
る。ゲ−ト３６の上面には絶縁膜３７が形成され、絶縁
膜３７上を含む第３半導体領域３３上には電極膜３８が
形成されている。
素単結晶材料を使用した縦型パワーＭＯＳＦＥＴが提案
されている。電力用トランジスタの損失を低減するため
にはオン抵抗の低減が必要であり、効果的にオン抵抗低
減が可能な素子構造として図１３に示す溝ゲート型パワ
ーＭＯＳＦＥＴ（例えば、特開平４−２３９７７８）が
提案されている。図１３における溝ゲート型パワーＭＯ
ＳＦＥＴは炭化珪素の基板３０上に第１半導体領域３１
が形成され、第１半導体領域３１上に第２半導体領域３
２が形成され、さらに、第２半導体領域３２の所定領域
に第３半導体領域３３が形成されている。又、第３半導
体領域３３と第２半導体領域３２を貫通して第１半導体
領域３１に達する凹所３４が形成され、凹所３４内には
ゲート絶縁膜３５を介してゲ−ト３６が充填されてい
る。ゲ−ト３６の上面には絶縁膜３７が形成され、絶縁
膜３７上を含む第３半導体領域３３上には電極膜３８が
形成されている。
【０００３】ここで、一般的に図１３に示すような溝ゲ
ート型パワーＭＯＳＦＥＴを製造する場合、溝ゲート部
は凹所３４の形成後、熱酸化により凹所３４の表面を酸
化してゲート絶縁膜３５を側面と底面に形成し、その後
ゲート電極（ゲ−ト３６）を形成して溝ゲート部の基本
構造を完成する。
ート型パワーＭＯＳＦＥＴを製造する場合、溝ゲート部
は凹所３４の形成後、熱酸化により凹所３４の表面を酸
化してゲート絶縁膜３５を側面と底面に形成し、その後
ゲート電極（ゲ−ト３６）を形成して溝ゲート部の基本
構造を完成する。
【０００４】
【発明が解決しようとする課題】しかしながら図１３に
示すような溝ゲート型パワーＭＯＳＦＥＴを製造する場
合、溝ゲート部の内壁はドライエッチング法とくにリア
クティブイオンエッチング法（ＲＩＥ法）を利用して異
方性エッチング条件下で形成するため、前記溝内壁には
ダメージ層が形成される。これは、現在の所、炭化珪素
基板を効率良くエッチングできるエッチング液がなく、
ドライエッチング法等でエッチングする方法が最も容易
だからである。ここでダメージ層とは、ＲＩＥ法のよう
に物理的にイオンをあててエッチングする際に形成され
る結晶欠陥を有する層、または、化学エッチングにより
エッチングする際に被エッチング面が不均一にエッチン
グされてしまうことで生じる凸凹層等をいう。そして、
このダメージ層においては、ＭＯＳ界面特性が劣化しオ
ン抵抗増加やスイッチング特性の劣化が生じる。
示すような溝ゲート型パワーＭＯＳＦＥＴを製造する場
合、溝ゲート部の内壁はドライエッチング法とくにリア
クティブイオンエッチング法（ＲＩＥ法）を利用して異
方性エッチング条件下で形成するため、前記溝内壁には
ダメージ層が形成される。これは、現在の所、炭化珪素
基板を効率良くエッチングできるエッチング液がなく、
ドライエッチング法等でエッチングする方法が最も容易
だからである。ここでダメージ層とは、ＲＩＥ法のよう
に物理的にイオンをあててエッチングする際に形成され
る結晶欠陥を有する層、または、化学エッチングにより
エッチングする際に被エッチング面が不均一にエッチン
グされてしまうことで生じる凸凹層等をいう。そして、
このダメージ層においては、ＭＯＳ界面特性が劣化しオ
ン抵抗増加やスイッチング特性の劣化が生じる。
【０００５】前記溝内壁のダメージ層を除去するために
は、被エッチング面を均一にウエットエッチングするこ
とにより、ダメージ層を除去することが考えられるが、
ウェットエッチングでは周知のとおり、均一にダメージ
層を除去することは非常に困難であるという問題があ
る。また溝底部のコーナー部は異方性のドライエッチン
グにより形成されるため、溝底部のコーナー部で角がで
き電界集中を生じる。このためゲート、ドレイン間耐圧
が低下する。この角を丸めるためには異方性の弱いドラ
イエッチングによりエッチングするか又はコーナー部を
熱酸化することが考えれるが、異方性の弱いドライエッ
チングは溝側壁が徐々に広がって行く所謂サイドエッチ
ングを生じてしまうため、溝の微細化を行うのが困難で
あるという問題があり、熱酸化は炭化珪素における熱酸
化速度の面方位に対する依存性が明らかではなく、熱酸
化膜厚の制御が難しいという問題があった。
は、被エッチング面を均一にウエットエッチングするこ
とにより、ダメージ層を除去することが考えられるが、
ウェットエッチングでは周知のとおり、均一にダメージ
層を除去することは非常に困難であるという問題があ
る。また溝底部のコーナー部は異方性のドライエッチン
グにより形成されるため、溝底部のコーナー部で角がで
き電界集中を生じる。このためゲート、ドレイン間耐圧
が低下する。この角を丸めるためには異方性の弱いドラ
イエッチングによりエッチングするか又はコーナー部を
熱酸化することが考えれるが、異方性の弱いドライエッ
チングは溝側壁が徐々に広がって行く所謂サイドエッチ
ングを生じてしまうため、溝の微細化を行うのが困難で
あるという問題があり、熱酸化は炭化珪素における熱酸
化速度の面方位に対する依存性が明らかではなく、熱酸
化膜厚の制御が難しいという問題があった。
【０００６】そこでこの発明の目的は、第１に溝の内壁
のダメージ層を除去することにより、ＭＯＳ界面特性を
改善し、スイッチング特性に優れまたオン抵抗の低い炭
化珪素半導体装置を製造する製造方法を得ること。また
第２に、溝底部のコーナー部の角を丸めることでゲー
ト、ドレイン間耐圧を向上させることができ、サイドエ
ッチングが少ない炭化珪素半導体装置の製造方法を得る
ことである。
のダメージ層を除去することにより、ＭＯＳ界面特性を
改善し、スイッチング特性に優れまたオン抵抗の低い炭
化珪素半導体装置を製造する製造方法を得ること。また
第２に、溝底部のコーナー部の角を丸めることでゲー
ト、ドレイン間耐圧を向上させることができ、サイドエ
ッチングが少ない炭化珪素半導体装置の製造方法を得る
ことである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１に記載の発明は、炭化珪素よりな
る半導体基板表面に、底面及び側面を有する溝をドライ
エッチングにより形成する溝形成工程と、該溝の前記底
面及び前記側面に第１の熱酸化膜を形成する第１の酸化
膜形成工程と、該第１の熱酸化膜をウエットエッチング
により取り除く酸化膜除去工程と、該酸化膜除去工程の
後に前記溝の前記底面及び前記側面に第２の熱酸化膜を
形成する第２の酸化膜形成工程とを含むことを特徴とし
ている。
に構成された請求項１に記載の発明は、炭化珪素よりな
る半導体基板表面に、底面及び側面を有する溝をドライ
エッチングにより形成する溝形成工程と、該溝の前記底
面及び前記側面に第１の熱酸化膜を形成する第１の酸化
膜形成工程と、該第１の熱酸化膜をウエットエッチング
により取り除く酸化膜除去工程と、該酸化膜除去工程の
後に前記溝の前記底面及び前記側面に第２の熱酸化膜を
形成する第２の酸化膜形成工程とを含むことを特徴とし
ている。
【０００８】また、請求項２に記載の発明によれば、請
求項１の構成に加え、前記炭化珪素よりなる半導体基板
の面方位が六方晶系の（０００１）カーボン面、六方晶
系の（０００１）カーボン面に近い面、立方晶系の｛１
１１｝カーボン面、立方晶系の｛１１１｝カーボン面に
近い面のうちの何れか一つであり、前記溝形成工程にお
ける前記溝の前記底面の面方位が、前記半導体基板の前
記面方位と略同じであるよう構成することを特徴として
いる。
求項１の構成に加え、前記炭化珪素よりなる半導体基板
の面方位が六方晶系の（０００１）カーボン面、六方晶
系の（０００１）カーボン面に近い面、立方晶系の｛１
１１｝カーボン面、立方晶系の｛１１１｝カーボン面に
近い面のうちの何れか一つであり、前記溝形成工程にお
ける前記溝の前記底面の面方位が、前記半導体基板の前
記面方位と略同じであるよう構成することを特徴として
いる。
【０００９】また、請求項３に記載の発明によれば、請
求項１または２に記載の製造方法において、前記第２の
熱酸化膜を、前記溝の前記側面に形成された側面酸化膜
と、前記溝の前記底面に形成され前記側面酸化膜よりも
厚い底面酸化膜とすることを特徴としている。さらに、
請求項４の記載によれば、請求項１乃至３項の何れか記
載の発明に加え、前記第２の熱酸化膜形成工程を、前記
側面酸化膜と前記底面酸化膜とを同時に形成する工程と
することを特徴としている。
求項１または２に記載の製造方法において、前記第２の
熱酸化膜を、前記溝の前記側面に形成された側面酸化膜
と、前記溝の前記底面に形成され前記側面酸化膜よりも
厚い底面酸化膜とすることを特徴としている。さらに、
請求項４の記載によれば、請求項１乃至３項の何れか記
載の発明に加え、前記第２の熱酸化膜形成工程を、前記
側面酸化膜と前記底面酸化膜とを同時に形成する工程と
することを特徴としている。
【００１０】請求項５に記載の発明においては、請求項
１乃至４の何れか一項に記載の炭化珪素半導体装置の製
造方法において、前記溝形成工程における前記溝の前記
側面を、前記半導体基板の表面に対して略垂直の面を有
する構成とすることを特徴としている。請求項６に記載
の発明によれば、請求項１乃至５の何れか一項に記載の
炭化珪素半導体装置の製造方法において、前記溝形成工
程における前記溝の前記底面及び前記側面の表面領域
は、それぞれ格子欠陥を含むものであり、前記第１の酸
化膜形成は、少なくとも前記格子欠陥を含む前記表面領
域の厚さの前記第１の熱酸化膜を形成する工程であるこ
とを特徴としている。。
１乃至４の何れか一項に記載の炭化珪素半導体装置の製
造方法において、前記溝形成工程における前記溝の前記
側面を、前記半導体基板の表面に対して略垂直の面を有
する構成とすることを特徴としている。請求項６に記載
の発明によれば、請求項１乃至５の何れか一項に記載の
炭化珪素半導体装置の製造方法において、前記溝形成工
程における前記溝の前記底面及び前記側面の表面領域
は、それぞれ格子欠陥を含むものであり、前記第１の酸
化膜形成は、少なくとも前記格子欠陥を含む前記表面領
域の厚さの前記第１の熱酸化膜を形成する工程であるこ
とを特徴としている。。
【００１１】請求項７に記載の発明によれば、第１導電
型の低抵抗層と該低抵抗層上に形成された第１導電型の
高抵抗層の二層にて構成され、かつ前記高抵抗層の上面
側を表面側とし、前記低抵抗層の下面側を裏面側とする
単結晶炭化珪素よりなる半導体基板の前記表面側に第２
導電型の単結晶炭化珪素よりなる半導体層を形成する半
導体層形成工程と、該半導体層内の所定領域に第１導電
型の半導体領域を形成する半導体領域形成工程と、該半
導体領域の上面から、該半導体領域と前記半導体層とを
貫通して前記第１導電型の高抵抗層に達する溝を形成す
る溝形成工程と、該溝の内壁に第１の熱酸化膜を形成す
る第１の酸化膜形成工程と、該第１の熱酸化膜を取り除
くようにエッチング除去する酸化膜除去工程と、該酸化
膜除去工程の後に前記溝の内壁に前記第２の熱酸化膜を
形成する第２の酸化膜形成工程と、該第２の熱酸化膜上
にゲート電極層を、前記半導体層の表面および前記半導
体領域の表面に第１の電極層を、前記半導体基板の前記
裏面側に第２の電極層を、それぞれ形成する電極形成工
程とを含むことを特徴とするものである。
型の低抵抗層と該低抵抗層上に形成された第１導電型の
高抵抗層の二層にて構成され、かつ前記高抵抗層の上面
側を表面側とし、前記低抵抗層の下面側を裏面側とする
単結晶炭化珪素よりなる半導体基板の前記表面側に第２
導電型の単結晶炭化珪素よりなる半導体層を形成する半
導体層形成工程と、該半導体層内の所定領域に第１導電
型の半導体領域を形成する半導体領域形成工程と、該半
導体領域の上面から、該半導体領域と前記半導体層とを
貫通して前記第１導電型の高抵抗層に達する溝を形成す
る溝形成工程と、該溝の内壁に第１の熱酸化膜を形成す
る第１の酸化膜形成工程と、該第１の熱酸化膜を取り除
くようにエッチング除去する酸化膜除去工程と、該酸化
膜除去工程の後に前記溝の内壁に前記第２の熱酸化膜を
形成する第２の酸化膜形成工程と、該第２の熱酸化膜上
にゲート電極層を、前記半導体層の表面および前記半導
体領域の表面に第１の電極層を、前記半導体基板の前記
裏面側に第２の電極層を、それぞれ形成する電極形成工
程とを含むことを特徴とするものである。
【００１２】請求項８記載の発明によれば、請求項７記
載の炭化珪素半導体装置の製造方法において、前記炭化
珪素よりなる半導体基板の前記表面側の面方位が六方晶
系の（０００１）カーボン面または立方晶系の｛１１
１｝カーボン面であり、前記溝形成工程における前記溝
の溝底部が、前記半導体基板の面方位と略同じ面である
ことを特徴としている。
載の炭化珪素半導体装置の製造方法において、前記炭化
珪素よりなる半導体基板の前記表面側の面方位が六方晶
系の（０００１）カーボン面または立方晶系の｛１１
１｝カーボン面であり、前記溝形成工程における前記溝
の溝底部が、前記半導体基板の面方位と略同じ面である
ことを特徴としている。
【００１３】請求項９記載の発明によれば、請求項７ま
たは８記載の炭化珪素半導体装置の製造方法において前
記溝形成工程が、前記溝形成領域に前記半導体層の表面
より所定の深さを有する局所熱酸化膜を形成する局所熱
酸化工程と、該局所熱酸化膜を除去する局所酸化膜除去
工程とを有するよう構成することを特徴としている。請
求項１０記載の発明によれば、請求項７乃至９のいずれ
か一項に記載の炭化珪素半導体装置の製造方法におい
て、前記溝形成工程は、前記溝形成領域に前記半導体層
の表面より所定の深さを有する前記溝を、前記溝の側壁
が前記半導体層の表面に対して略垂直になるように形成
する垂直加工工程を含むことを特徴とするものである。
たは８記載の炭化珪素半導体装置の製造方法において前
記溝形成工程が、前記溝形成領域に前記半導体層の表面
より所定の深さを有する局所熱酸化膜を形成する局所熱
酸化工程と、該局所熱酸化膜を除去する局所酸化膜除去
工程とを有するよう構成することを特徴としている。請
求項１０記載の発明によれば、請求項７乃至９のいずれ
か一項に記載の炭化珪素半導体装置の製造方法におい
て、前記溝形成工程は、前記溝形成領域に前記半導体層
の表面より所定の深さを有する前記溝を、前記溝の側壁
が前記半導体層の表面に対して略垂直になるように形成
する垂直加工工程を含むことを特徴とするものである。
【００１４】請求項１１の記載によれば、請求項１乃至
１０の何れか一項に記載の炭化珪素半導体装置の製造方
法において前記第１の酸化膜形成工程と前記第２の酸化
膜形成工程のうち、少なくとも何れか一方の工程におい
て、前記半導体基板表面に直接的にSi3N4 膜が形成され
ていることを特徴とするものである。
１０の何れか一項に記載の炭化珪素半導体装置の製造方
法において前記第１の酸化膜形成工程と前記第２の酸化
膜形成工程のうち、少なくとも何れか一方の工程におい
て、前記半導体基板表面に直接的にSi3N4 膜が形成され
ていることを特徴とするものである。
【００１５】
【作用及び発明の効果】一般的に炭化珪素基板表面に溝
を形成する際、この溝の内壁にはダメージ層が形成され
てしまう。そして請求項１に記載の発明によれば、第１
の酸化膜形成工程で、ダメージ層の表面を熱酸化するこ
とにより第１の熱酸化膜を形成し、その後、この第１の
熱酸化膜を、ダメージ層の結晶欠陥を有する層や凹凸の
層が取り除かれるようにウエットエッチング処理する。
これにより、内壁のダメージ層を除去することが可能と
なるとともに、内壁の平坦化が行われる。従って、第２
の熱酸化膜は熱酸化の速度が均一となり、第２の熱酸化
膜も均一となる。
を形成する際、この溝の内壁にはダメージ層が形成され
てしまう。そして請求項１に記載の発明によれば、第１
の酸化膜形成工程で、ダメージ層の表面を熱酸化するこ
とにより第１の熱酸化膜を形成し、その後、この第１の
熱酸化膜を、ダメージ層の結晶欠陥を有する層や凹凸の
層が取り除かれるようにウエットエッチング処理する。
これにより、内壁のダメージ層を除去することが可能と
なるとともに、内壁の平坦化が行われる。従って、第２
の熱酸化膜は熱酸化の速度が均一となり、第２の熱酸化
膜も均一となる。
【００１６】請求項２に記載の発明によれば、半導体基
板の面方位を六方晶系の（０００１）カーボン面または
立方晶系の｛１１１｝カーボン面とする。そして、溝の
溝底部を半導体基板の面方位と略同じ面とする。六方晶
系の（０００１）カーボン面または立方晶系の｛１１
１｝カーボン面は、他の面に比べて熱酸化速度が大きい
ことが判明した。従って、この熱酸化で溝側壁では薄い
酸化膜、みぞ底部では厚い酸化膜が形成され、これらの
熱酸化膜を除去することによりサイドエッチングを少な
くして溝の内壁をエッチングできる。
板の面方位を六方晶系の（０００１）カーボン面または
立方晶系の｛１１１｝カーボン面とする。そして、溝の
溝底部を半導体基板の面方位と略同じ面とする。六方晶
系の（０００１）カーボン面または立方晶系の｛１１
１｝カーボン面は、他の面に比べて熱酸化速度が大きい
ことが判明した。従って、この熱酸化で溝側壁では薄い
酸化膜、みぞ底部では厚い酸化膜が形成され、これらの
熱酸化膜を除去することによりサイドエッチングを少な
くして溝の内壁をエッチングできる。
【００１７】請求項３に記載の発明によれば、第２の酸
化膜形成工程において、この熱酸化で溝側壁では薄い酸
化膜、溝底部では厚い酸化膜が形成される。請求項４記
載の発明によれば、前記側面酸化膜と前記底面酸化膜と
を同時に形成して、工程を短縮することができる。請求
項５の記載によれば、前記溝の側面は前記半導体基板の
表面に対して略垂直な面が形成される。
化膜形成工程において、この熱酸化で溝側壁では薄い酸
化膜、溝底部では厚い酸化膜が形成される。請求項４記
載の発明によれば、前記側面酸化膜と前記底面酸化膜と
を同時に形成して、工程を短縮することができる。請求
項５の記載によれば、前記溝の側面は前記半導体基板の
表面に対して略垂直な面が形成される。
【００１８】請求項６に記載の発明によれば、前記溝形
成工程において生じる格子欠陥を含む表面領域の厚さに
第１の熱酸化膜が形成される。そのため、第１の酸化膜
が除去された後に形成される溝表面からダメージ層を除
去することが可能となる。請求項７に記載の発明によれ
ば、溝に第１の熱酸化膜を形成し、この第１の熱酸化膜
を除去することにより、チャネル部となる溝側面のダメ
ージ層が効率良く除去される。従って、溝側面での第２
導電型の半導体層の表面がチャネルとなって、ソース・
ドレイン間に電流が流れる際、ＭＯＳ界面特性が改善さ
れ、スイッチング特性に優れまたオン抵抗の低い炭化珪
素半導体装置を製造することができる。また溝底部のコ
ーナー部の角が丸まるのでゲート、ドレイン間耐圧を向
上できる。
成工程において生じる格子欠陥を含む表面領域の厚さに
第１の熱酸化膜が形成される。そのため、第１の酸化膜
が除去された後に形成される溝表面からダメージ層を除
去することが可能となる。請求項７に記載の発明によれ
ば、溝に第１の熱酸化膜を形成し、この第１の熱酸化膜
を除去することにより、チャネル部となる溝側面のダメ
ージ層が効率良く除去される。従って、溝側面での第２
導電型の半導体層の表面がチャネルとなって、ソース・
ドレイン間に電流が流れる際、ＭＯＳ界面特性が改善さ
れ、スイッチング特性に優れまたオン抵抗の低い炭化珪
素半導体装置を製造することができる。また溝底部のコ
ーナー部の角が丸まるのでゲート、ドレイン間耐圧を向
上できる。
【００１９】請求項８に記載の発明によれば、半導体基
板の面方位を六方晶系の（０００１）カーボン面または
立方晶系の｛１１１｝カーボン面とする。そして、溝の
溝底部を半導体基板の面方位と略同じ面とする。六方晶
系の（０００１）カーボン面または立方晶系の｛１１
１｝カーボン面は、他の面に比べて熱酸化速度が大きい
ことが判明した。従って、この熱酸化で溝側壁では薄い
酸化膜、溝底部では厚い酸化膜が形成され、これらの熱
酸化膜を除去することによりサイドエッチングを少なく
して溝の内壁をエッチングできる。
板の面方位を六方晶系の（０００１）カーボン面または
立方晶系の｛１１１｝カーボン面とする。そして、溝の
溝底部を半導体基板の面方位と略同じ面とする。六方晶
系の（０００１）カーボン面または立方晶系の｛１１
１｝カーボン面は、他の面に比べて熱酸化速度が大きい
ことが判明した。従って、この熱酸化で溝側壁では薄い
酸化膜、溝底部では厚い酸化膜が形成され、これらの熱
酸化膜を除去することによりサイドエッチングを少なく
して溝の内壁をエッチングできる。
【００２０】請求項９に記載の発明によれば、溝形成工
程を溝形成領域に熱酸化膜を形成する局所熱酸化工程
と、該熱酸化膜を除去する酸化膜除去工程とを有する。
これにより、溝を形成すると同時に、第１の酸化膜形成
工程の前に予め溝内壁のダメージを除去することができ
る。従って本発明によれば、さらに効率良くダメージ層
を除去することができる。
程を溝形成領域に熱酸化膜を形成する局所熱酸化工程
と、該熱酸化膜を除去する酸化膜除去工程とを有する。
これにより、溝を形成すると同時に、第１の酸化膜形成
工程の前に予め溝内壁のダメージを除去することができ
る。従って本発明によれば、さらに効率良くダメージ層
を除去することができる。
【００２１】請求項１０記載の発明によれば、チャネル
が形成される前記溝の側壁は前記半導体基板の表面に対
して略垂直に形成される。一般にシリコン基板において
はパッド酸化膜を介して耐酸化性マスクSi3N4 膜を形成
することで選択酸化が行われるが、その理由はSi3N4 膜
とシリコン基板界面の応力発生によるシリコン基板への
欠陥発生低減とSi3N4 膜はがれを抑えることにあった。
一方炭化珪素基板等の単結晶基板においてはシリコンと
は物性が異なり基板への欠陥発生はほとんどなく、Si3N
4 膜はがれも発生しないことが実験により確認されてい
る。そのため、請求項１１に記載の発明によれば、耐酸
化性のSi3N4 膜を直接的にパッド酸化膜を介さずに基板
表面に形成したので第１の酸化膜形成工程または第２の
酸化膜形成工程において前記半導体基板表面を熱酸化か
ら防ぐことができる。また従来のパッド酸化膜を使用し
た酸化膜形成工程では、バーズビーク（Si3N4 膜の端部
から横方向に熱酸化がくさび状に行なわれた熱酸化膜形
状）が発生し問題であったが、このようなバーズビーク
の発生も防止することができ、さらに微細な溝形成が可
能となる。
が形成される前記溝の側壁は前記半導体基板の表面に対
して略垂直に形成される。一般にシリコン基板において
はパッド酸化膜を介して耐酸化性マスクSi3N4 膜を形成
することで選択酸化が行われるが、その理由はSi3N4 膜
とシリコン基板界面の応力発生によるシリコン基板への
欠陥発生低減とSi3N4 膜はがれを抑えることにあった。
一方炭化珪素基板等の単結晶基板においてはシリコンと
は物性が異なり基板への欠陥発生はほとんどなく、Si3N
4 膜はがれも発生しないことが実験により確認されてい
る。そのため、請求項１１に記載の発明によれば、耐酸
化性のSi3N4 膜を直接的にパッド酸化膜を介さずに基板
表面に形成したので第１の酸化膜形成工程または第２の
酸化膜形成工程において前記半導体基板表面を熱酸化か
ら防ぐことができる。また従来のパッド酸化膜を使用し
た酸化膜形成工程では、バーズビーク（Si3N4 膜の端部
から横方向に熱酸化がくさび状に行なわれた熱酸化膜形
状）が発生し問題であったが、このようなバーズビーク
の発生も防止することができ、さらに微細な溝形成が可
能となる。
【００２２】
（第１実施例）以下、この発明を具体化した一実施例を
図面に従って説明する。図１に本実施例の溝ゲート型パ
ワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図
を示す。
図面に従って説明する。図１に本実施例の溝ゲート型パ
ワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図
を示す。
【００２３】低抵抗層としてのｎ+ 型単結晶炭化珪素
（以下、ＳｉＣ）基板１は、六方晶系ＳｉＣ（０００
１）カーボン面を表面とし、かつ低抵抗でキャリア密度
が５×１０18ｃｍ-3程度である。このｎ+ 型単結晶Ｓｉ
Ｃ基板１上に、高抵抗層としてのｎ- 型エピタキシャル
層２と半導体層としてのｐ型エピタキシャル層３が順次
積層されている。ｎ- 型エピタキシャル層２は、キャリ
ア密度が１×１０16ｃｍ-3程度で厚さが１０μｍ程度と
なっている。又、ｐ型エピタキシャル層３は、キャリア
密度が１×１０17ｃｍ-3程度で厚さが２μｍ程度となっ
ており、該ｐ型エピタキシャル層３の表面４が素子表面
となっている。
（以下、ＳｉＣ）基板１は、六方晶系ＳｉＣ（０００
１）カーボン面を表面とし、かつ低抵抗でキャリア密度
が５×１０18ｃｍ-3程度である。このｎ+ 型単結晶Ｓｉ
Ｃ基板１上に、高抵抗層としてのｎ- 型エピタキシャル
層２と半導体層としてのｐ型エピタキシャル層３が順次
積層されている。ｎ- 型エピタキシャル層２は、キャリ
ア密度が１×１０16ｃｍ-3程度で厚さが１０μｍ程度と
なっている。又、ｐ型エピタキシャル層３は、キャリア
密度が１×１０17ｃｍ-3程度で厚さが２μｍ程度となっ
ており、該ｐ型エピタキシャル層３の表面４が素子表面
となっている。
【００２４】本実施例では、ｎ+ 型単結晶ＳｉＣ基板１
とｎ- 型エピタキシャル層２とから半導体基板１４が構
成されている。ｐ型エピタキシャル層３の表面４におけ
る所定領域には、半導体領域としてのｎ+ ソース領域５
が形成され、ｎ+ ソース領域５はキャリア濃度が１×１
０19ｃｍ-3程度で接合深さが０．５μｍ程度となってい
る。又、ｐ型エピタキシャル層３の表面４の所定位置に
溝６が形成されている。この溝６は、ｎ+ ソース領域５
とｐ型エピタキシャル層３を貫通しｎ- 型エピタキシャ
ル層２に達し、ｐ型エピタキシャル層３の表面に垂直な
側面６ａおよびｐ型エピタキシャル層３の表面に平行な
底面６ｂを有する。
とｎ- 型エピタキシャル層２とから半導体基板１４が構
成されている。ｐ型エピタキシャル層３の表面４におけ
る所定領域には、半導体領域としてのｎ+ ソース領域５
が形成され、ｎ+ ソース領域５はキャリア濃度が１×１
０19ｃｍ-3程度で接合深さが０．５μｍ程度となってい
る。又、ｐ型エピタキシャル層３の表面４の所定位置に
溝６が形成されている。この溝６は、ｎ+ ソース領域５
とｐ型エピタキシャル層３を貫通しｎ- 型エピタキシャ
ル層２に達し、ｐ型エピタキシャル層３の表面に垂直な
側面６ａおよびｐ型エピタキシャル層３の表面に平行な
底面６ｂを有する。
【００２５】溝６の内部には、ゲート絶縁膜としてのゲ
ート熱酸化膜７を介してゲート電極層８が配置されてい
る。ここで、溝６の内壁は１１００℃で５時間程度の熱
酸化とその熱酸化膜の除去の組み合わせによりエッチン
グされる。このことによりダメージ層が除去されまた溝
コーナー部に丸みができる。その後、ゲート熱酸化膜７
は１１００℃で５時間程度の一度の熱酸化工程により形
成され、溝６の側面６ａに位置する厚さが５０ｎｍ程度
の薄いゲート熱酸化膜７ａと、溝６の底面６ｂに位置す
る厚さが５００ｎｍ程度の厚いゲート熱酸化膜７ｂから
なる。さらに、ゲート熱酸化膜７はｎ+ ソース領域５上
にも形成され、この領域におけるゲート熱酸化膜７ｃも
厚さが５００ｎｍ程度に厚くなっている。これは、ここ
で、六方晶系の（０００１）カーボン面または立方晶系
の｛１１１｝カーボン面は、他の面に比べて熱酸化速度
が大きいためで、よって、この熱酸化で溝側壁では薄い
酸化膜、溝底部では厚い酸化膜が形成される。
ート熱酸化膜７を介してゲート電極層８が配置されてい
る。ここで、溝６の内壁は１１００℃で５時間程度の熱
酸化とその熱酸化膜の除去の組み合わせによりエッチン
グされる。このことによりダメージ層が除去されまた溝
コーナー部に丸みができる。その後、ゲート熱酸化膜７
は１１００℃で５時間程度の一度の熱酸化工程により形
成され、溝６の側面６ａに位置する厚さが５０ｎｍ程度
の薄いゲート熱酸化膜７ａと、溝６の底面６ｂに位置す
る厚さが５００ｎｍ程度の厚いゲート熱酸化膜７ｂから
なる。さらに、ゲート熱酸化膜７はｎ+ ソース領域５上
にも形成され、この領域におけるゲート熱酸化膜７ｃも
厚さが５００ｎｍ程度に厚くなっている。これは、ここ
で、六方晶系の（０００１）カーボン面または立方晶系
の｛１１１｝カーボン面は、他の面に比べて熱酸化速度
が大きいためで、よって、この熱酸化で溝側壁では薄い
酸化膜、溝底部では厚い酸化膜が形成される。
【００２６】又、ゲート電極層８は、ゲート熱酸化膜７
に接しリンをドープした第１のポリシリコン層８ａと第
２のポリシリコン層８ｂからなる。ゲート電極層８上に
は、厚さが１μｍ程度の層間絶縁膜９が配置されてい
る。さらに、層間絶縁膜９上を含めたｎ+ ソース領域５
の表面およびｐ型エピタキシャル層３の表面には、第１
の電極層としてのソース電極層１０が配置され、このソ
ース電極層１０はｎ+ ソース領域５とｐ型エピタキシャ
ル層３に共に接している。ｎ+ 型単結晶ＳｉＣ基板１の
裏面には、同基板１に接する第２の電極層としてのドレ
イン電極層１１が設けられている。
に接しリンをドープした第１のポリシリコン層８ａと第
２のポリシリコン層８ｂからなる。ゲート電極層８上に
は、厚さが１μｍ程度の層間絶縁膜９が配置されてい
る。さらに、層間絶縁膜９上を含めたｎ+ ソース領域５
の表面およびｐ型エピタキシャル層３の表面には、第１
の電極層としてのソース電極層１０が配置され、このソ
ース電極層１０はｎ+ ソース領域５とｐ型エピタキシャ
ル層３に共に接している。ｎ+ 型単結晶ＳｉＣ基板１の
裏面には、同基板１に接する第２の電極層としてのドレ
イン電極層１１が設けられている。
【００２７】この溝ゲート型パワーＭＯＳＦＥＴの製造
工程を、図２〜８を用いて、詳細に説明する。まず、図
２に示すように、表面の面方位が（０００１）カーボン
面である低抵抗のｎ+ 型単結晶ＳｉＣ基板１を用意す
る。そして、そのｎ+ 型単結晶ＳｉＣ基板１の表面に、
キャリア密度が１×１０16ｃｍ-3程度で厚さが１０μｍ
程度のｎ - 型エピタキシャル層２と、キャリア密度が１
×１０17ｃｍ-3程度で厚さが２μｍ程度のｐ型エピタキ
シャル層３を順次積層する。このようにして、ｎ+ 型単
結晶ＳｉＣ基板１とｎ- 型エピタキシャル層２とからな
る半導体基板１４を形成する。
工程を、図２〜８を用いて、詳細に説明する。まず、図
２に示すように、表面の面方位が（０００１）カーボン
面である低抵抗のｎ+ 型単結晶ＳｉＣ基板１を用意す
る。そして、そのｎ+ 型単結晶ＳｉＣ基板１の表面に、
キャリア密度が１×１０16ｃｍ-3程度で厚さが１０μｍ
程度のｎ - 型エピタキシャル層２と、キャリア密度が１
×１０17ｃｍ-3程度で厚さが２μｍ程度のｐ型エピタキ
シャル層３を順次積層する。このようにして、ｎ+ 型単
結晶ＳｉＣ基板１とｎ- 型エピタキシャル層２とからな
る半導体基板１４を形成する。
【００２８】続いて、図３に示すように、ｐ型エピタキ
シャル層３に対しマスク材１２を用いてイオン注入法に
より表面のキャリア濃度が１×１０19ｃｍ-3程度で接合
深さが０．５μｍ程度のｎ+ ソース領域５を形成する。
次に、マスク材１２を除去した後、図４に示すように、
マスク材１３を用いて反応性イオンエッチング（ＲＩ
Ｅ）法により、ｎ+ ソース領域５とｐ型エピタキシャル
層３を貫通しｎ- 型エピタキシャル層２に達する溝６を
形成する。この溝６は、ｐ型エピタキシャル層３の表面
に垂直な側面６ａおよびｐ型エピタキシャル層３の表面
に平行な底面６ｂを有する。
シャル層３に対しマスク材１２を用いてイオン注入法に
より表面のキャリア濃度が１×１０19ｃｍ-3程度で接合
深さが０．５μｍ程度のｎ+ ソース領域５を形成する。
次に、マスク材１２を除去した後、図４に示すように、
マスク材１３を用いて反応性イオンエッチング（ＲＩ
Ｅ）法により、ｎ+ ソース領域５とｐ型エピタキシャル
層３を貫通しｎ- 型エピタキシャル層２に達する溝６を
形成する。この溝６は、ｐ型エピタキシャル層３の表面
に垂直な側面６ａおよびｐ型エピタキシャル層３の表面
に平行な底面６ｂを有する。
【００２９】そして、図５に示すように、熱酸化法によ
り溝内壁に第１の熱酸化膜としての熱酸化膜１５を１１
００℃で５時間程度の熱酸化工程により形成する。この
熱酸化により、ＲＩＥ法で形成された溝内壁のダメージ
層が酸化され、溝６の側面６ａに厚さ５０ｎｍ程度の熱
酸化膜と、溝６の底面６ｂに厚さ５００ｎｍ程度の熱酸
化膜１５を形成する。 その後、図６に示すように、こ
の熱酸化膜１５を弗酸により除去した後、マスク材１３
を除去する。この熱酸化膜１５を除去することにより、
溝内壁のダメージ層を除去する。
り溝内壁に第１の熱酸化膜としての熱酸化膜１５を１１
００℃で５時間程度の熱酸化工程により形成する。この
熱酸化により、ＲＩＥ法で形成された溝内壁のダメージ
層が酸化され、溝６の側面６ａに厚さ５０ｎｍ程度の熱
酸化膜と、溝６の底面６ｂに厚さ５００ｎｍ程度の熱酸
化膜１５を形成する。 その後、図６に示すように、こ
の熱酸化膜１５を弗酸により除去した後、マスク材１３
を除去する。この熱酸化膜１５を除去することにより、
溝内壁のダメージ層を除去する。
【００３０】続いて、図７に示すように、熱酸化法によ
りゲート熱酸化膜７を１１００℃で５時間程度の一度の
熱酸化工程により形成する、この熱酸化により溝６の側
面６ａに位置する厚さが５０ｎｍ程度の薄いゲート熱酸
化膜７ａと、溝６の底面６ｂに位置する厚さが５００ｎ
ｍ程度の厚いゲート熱酸化膜７ｂが形成される。さら
に、ｎ+ ソース領域５上には厚さが５００ｎｍ程度の厚
いゲート熱酸化膜７ｃが形成される。
りゲート熱酸化膜７を１１００℃で５時間程度の一度の
熱酸化工程により形成する、この熱酸化により溝６の側
面６ａに位置する厚さが５０ｎｍ程度の薄いゲート熱酸
化膜７ａと、溝６の底面６ｂに位置する厚さが５００ｎ
ｍ程度の厚いゲート熱酸化膜７ｂが形成される。さら
に、ｎ+ ソース領域５上には厚さが５００ｎｍ程度の厚
いゲート熱酸化膜７ｃが形成される。
【００３１】続いて、図８に示すように、溝６内を、第
１及び第２ポリシリコン層８ａ，８ｂにより順次埋め戻
す。しかる後、図１に示すように、第１及び第２ポリシ
リコン層８ａ，８ｂ上を含めたゲート熱酸化膜７上に、
ＣＶＤ法により層間絶縁層９を形成し、ソースコンタク
ト予定位置のｎ+ ソース領域５とｐ型エピタキシャル層
３の表面上にあるゲート熱酸化膜７と層間絶縁層９を除
去する。その後、ｎ+ ソース領域５とｐ型エピタキシャ
ル層３及び層間絶縁層９上にソース電極層１０を形成す
るとともに、ｎ+ 型単結晶ＳｉＣ基板１の裏面にドレイ
ン電極層１１を形成し、溝ゲート型ＳｉＣパワーＭＯＳ
ＦＥＴを完成する。
１及び第２ポリシリコン層８ａ，８ｂにより順次埋め戻
す。しかる後、図１に示すように、第１及び第２ポリシ
リコン層８ａ，８ｂ上を含めたゲート熱酸化膜７上に、
ＣＶＤ法により層間絶縁層９を形成し、ソースコンタク
ト予定位置のｎ+ ソース領域５とｐ型エピタキシャル層
３の表面上にあるゲート熱酸化膜７と層間絶縁層９を除
去する。その後、ｎ+ ソース領域５とｐ型エピタキシャ
ル層３及び層間絶縁層９上にソース電極層１０を形成す
るとともに、ｎ+ 型単結晶ＳｉＣ基板１の裏面にドレイ
ン電極層１１を形成し、溝ゲート型ＳｉＣパワーＭＯＳ
ＦＥＴを完成する。
【００３２】このように本実施例の溝ゲート型パワーＭ
ＯＳＦＥＴでは、ｎ+ 型単結晶ＳｉＣ基板１（第１導電
型の低抵抗層）とｎ+ 型単結晶ＳｉＣ基板１上に形成さ
れたｎ- 型エピタキシャル層２（第１導電型の高抵抗
層）の二層にて構成され、かつｎ- 型エピタキシャル層
２の表面の面方位が（０００１）カーボン面である六方
晶系の単結晶炭化珪素よりなる半導体基板１４と、半導
体基板１４の表面上に形成され、表面の面方位が（００
０１）カーボン面である六方晶系の単結晶炭化珪素より
なるｐ型エピタキシャル層３（第２導電型の半導体層）
と、ｐ型エピタキシャル層３内の所定領域に形成された
ｎ+ ソース領域５（第１導電型の半導体領域）と、ｎ+
ソース領域５とｐ型エピタキシャル層３を貫通しｎ- 型
エピタキシャル層２に達し、ｐ型エピタキシャル層３の
表面に垂直な側面６ａおよびｐ型エピタキシャル層３の
表面に平行な底面６ｂを有する溝６と、溝６の側面６ａ
および底面６ｂに形成され、溝内壁にダメージ層がな
く、かつ溝底部のコーナー部で丸みを付けられた溝が形
成される。さらに溝６の側面６ａでの膜厚に比べ溝６の
底面６ｂでの膜厚の方が厚いゲート絶縁膜としてのゲー
ト熱酸化膜７と、溝６内におけるゲート熱酸化膜７の内
側に形成されたゲート電極層８と、ｐ型エピタキシャル
層３表面およびｎ+ ソース領域５表面に形成されたソー
ス電極層１０（第１の電極層）と、半導体基板１４の裏
面側に形成されたドレイン電極層１１（第２の電極層）
とを備えている。
ＯＳＦＥＴでは、ｎ+ 型単結晶ＳｉＣ基板１（第１導電
型の低抵抗層）とｎ+ 型単結晶ＳｉＣ基板１上に形成さ
れたｎ- 型エピタキシャル層２（第１導電型の高抵抗
層）の二層にて構成され、かつｎ- 型エピタキシャル層
２の表面の面方位が（０００１）カーボン面である六方
晶系の単結晶炭化珪素よりなる半導体基板１４と、半導
体基板１４の表面上に形成され、表面の面方位が（００
０１）カーボン面である六方晶系の単結晶炭化珪素より
なるｐ型エピタキシャル層３（第２導電型の半導体層）
と、ｐ型エピタキシャル層３内の所定領域に形成された
ｎ+ ソース領域５（第１導電型の半導体領域）と、ｎ+
ソース領域５とｐ型エピタキシャル層３を貫通しｎ- 型
エピタキシャル層２に達し、ｐ型エピタキシャル層３の
表面に垂直な側面６ａおよびｐ型エピタキシャル層３の
表面に平行な底面６ｂを有する溝６と、溝６の側面６ａ
および底面６ｂに形成され、溝内壁にダメージ層がな
く、かつ溝底部のコーナー部で丸みを付けられた溝が形
成される。さらに溝６の側面６ａでの膜厚に比べ溝６の
底面６ｂでの膜厚の方が厚いゲート絶縁膜としてのゲー
ト熱酸化膜７と、溝６内におけるゲート熱酸化膜７の内
側に形成されたゲート電極層８と、ｐ型エピタキシャル
層３表面およびｎ+ ソース領域５表面に形成されたソー
ス電極層１０（第１の電極層）と、半導体基板１４の裏
面側に形成されたドレイン電極層１１（第２の電極層）
とを備えている。
【００３３】よって、溝６の側面６ａでのｐ型エピタキ
シャル層３の表面がチャネルとなって、ソース・ドレイ
ン間に電流が流れる際、溝内壁のダメージ層を除去した
のでＭＯＳ界面特性を向上でき、また溝底部のコーナー
部に丸みを付けたのでゲート・ドレイン間の耐圧が高く
なる。さらに溝６の側面６ａのゲート熱酸化膜７ａは薄
いために閾電圧を低くでき（例えば２Ｖ）、しかも溝６
の底面６ｂのゲート熱酸化膜７ｂは厚いためにゲート・
ドレイン間の耐圧を高く（例えば５００Ｖ以上）できる
とともに寄生容量が低減でき高速動作が可能になる。そ
の結果、製造コストを低くできるとともに製造歩留りを
向上させることができる。
シャル層３の表面がチャネルとなって、ソース・ドレイ
ン間に電流が流れる際、溝内壁のダメージ層を除去した
のでＭＯＳ界面特性を向上でき、また溝底部のコーナー
部に丸みを付けたのでゲート・ドレイン間の耐圧が高く
なる。さらに溝６の側面６ａのゲート熱酸化膜７ａは薄
いために閾電圧を低くでき（例えば２Ｖ）、しかも溝６
の底面６ｂのゲート熱酸化膜７ｂは厚いためにゲート・
ドレイン間の耐圧を高く（例えば５００Ｖ以上）できる
とともに寄生容量が低減でき高速動作が可能になる。そ
の結果、製造コストを低くできるとともに製造歩留りを
向上させることができる。
【００３４】尚、第１実施例では溝側面が半導体表面に
対して垂直としたがこれに限定されるものではなく、Ｒ
ＩＥ法の条件を変更することにより、溝側面を所望の傾
斜角度にした場合にも適用でき、この場合においても同
様な効果を得ることができる。尚、上記実施例において
マスク材１３は、耐酸化性マスク、例えばSi3N4 膜を使
用することにより基板表面を酸化から防ぎ、またSi3N4
膜の端部から横方向に熱酸化がくさび状に行われる所謂
バーズビークの発生を防ぐことができる。
対して垂直としたがこれに限定されるものではなく、Ｒ
ＩＥ法の条件を変更することにより、溝側面を所望の傾
斜角度にした場合にも適用でき、この場合においても同
様な効果を得ることができる。尚、上記実施例において
マスク材１３は、耐酸化性マスク、例えばSi3N4 膜を使
用することにより基板表面を酸化から防ぎ、またSi3N4
膜の端部から横方向に熱酸化がくさび状に行われる所謂
バーズビークの発生を防ぐことができる。
【００３５】図１４にパッド酸化膜４１を介して酸化膜
１３を形成した場合について説明する。半導体基板表面
にまず、パッド酸化膜４１を形成し、さらにその上に、
Si3N 4 膜等からなるマスク材１３を形成する。その状態
でマスク材１３を用いてエッチング等によりｎ+ ソース
領域５とｐ型エピタキシャル層３を貫通しｎ- 型エピタ
キシャル層２に達する溝を形成する（図１４（ａ））。
その後図１４（ｂ）に示すように溝部に酸化膜４３を形
成するが、この時ｎ+ ソース領域５に向けて酸化が進行
することから、結果としてｎ+ ソース領域５にバーズビ
ーク４２が発生することとなる。その結果、ｎ+ ソース
領域５がより薄くなりシート抵抗Ｒ１が大きくなる問題
が生じる。これに対して、上記実施例における製造方法
においても述べたように、本願発明においては、耐酸化
性マスク材１３を直接的に半導体基板上に形成すること
でこのような問題を解決している。即ち、図１５（ａ）
に示すように半導体基板上に直接的に耐酸化性マスク、
例えばSi3N4 膜を形成し、その状態でマスク材１３を用
いてエッチング等によりｎ+ ソース領域５とｐ型エピタ
キシャル層３を貫通しｎ- 型エピタキシャル層２に達す
る溝を形成する。その後、図１５（ｂ）に示すように溝
内壁に酸化膜４４を形成する。この時ｎ+ ソース領域５
へはバーズビークにより酸化されなくなり、ｎ+ ソース
領域におけるシート抵抗Ｒ１を増大することなく溝を形
成することができる。 （第２実施例）以下、この発明を具体化した第２実施例
を図面に従って説明する。
１３を形成した場合について説明する。半導体基板表面
にまず、パッド酸化膜４１を形成し、さらにその上に、
Si3N 4 膜等からなるマスク材１３を形成する。その状態
でマスク材１３を用いてエッチング等によりｎ+ ソース
領域５とｐ型エピタキシャル層３を貫通しｎ- 型エピタ
キシャル層２に達する溝を形成する（図１４（ａ））。
その後図１４（ｂ）に示すように溝部に酸化膜４３を形
成するが、この時ｎ+ ソース領域５に向けて酸化が進行
することから、結果としてｎ+ ソース領域５にバーズビ
ーク４２が発生することとなる。その結果、ｎ+ ソース
領域５がより薄くなりシート抵抗Ｒ１が大きくなる問題
が生じる。これに対して、上記実施例における製造方法
においても述べたように、本願発明においては、耐酸化
性マスク材１３を直接的に半導体基板上に形成すること
でこのような問題を解決している。即ち、図１５（ａ）
に示すように半導体基板上に直接的に耐酸化性マスク、
例えばSi3N4 膜を形成し、その状態でマスク材１３を用
いてエッチング等によりｎ+ ソース領域５とｐ型エピタ
キシャル層３を貫通しｎ- 型エピタキシャル層２に達す
る溝を形成する。その後、図１５（ｂ）に示すように溝
内壁に酸化膜４４を形成する。この時ｎ+ ソース領域５
へはバーズビークにより酸化されなくなり、ｎ+ ソース
領域におけるシート抵抗Ｒ１を増大することなく溝を形
成することができる。 （第２実施例）以下、この発明を具体化した第２実施例
を図面に従って説明する。
【００３６】第２実施例は、溝形成方法のみが第１実施
例と異なり、その製造工程のみを図９〜図１２を用いて
詳細に説明する。第２実施例では、第１実施例の図３の
ｎ+ ソース領域形成の後、図９に示すように耐酸化膜１
６例えば２００ｎｍ程度のＳｉ3 Ｎ4 膜を形成し、マス
ク材１７を用いてドライエッチング等で溝形成領域１８
の耐酸化膜１６を除去する。
例と異なり、その製造工程のみを図９〜図１２を用いて
詳細に説明する。第２実施例では、第１実施例の図３の
ｎ+ ソース領域形成の後、図９に示すように耐酸化膜１
６例えば２００ｎｍ程度のＳｉ3 Ｎ4 膜を形成し、マス
ク材１７を用いてドライエッチング等で溝形成領域１８
の耐酸化膜１６を除去する。
【００３７】そして、図１０に示すように、ドライエッ
チング等で溝深さ１μｍ程度の溝１９を形成した後、マ
スク材１７を除去する。そして、図１１に示すように、
局所熱酸化法により２μｍ程度の膜厚の熱酸化膜２０を
１１００℃の局所熱酸化工程により形成する。この工程
により、傾斜した側面を持つ溝２１が形成される。
チング等で溝深さ１μｍ程度の溝１９を形成した後、マ
スク材１７を除去する。そして、図１１に示すように、
局所熱酸化法により２μｍ程度の膜厚の熱酸化膜２０を
１１００℃の局所熱酸化工程により形成する。この工程
により、傾斜した側面を持つ溝２１が形成される。
【００３８】その後、図１２に示すように、この熱酸化
膜２０を弗酸により除去することで、溝深さ２μｍ程度
でダメージが少なく、傾斜した側面を持ち、さらにｎ+
ソース領域５とｐ型エピタキシャル層３を貫通しｎ- 型
エピタキシャル層２に達する溝２１を形成する。このよ
うに溝を形成した後は、第１実施例の図５に至る。
膜２０を弗酸により除去することで、溝深さ２μｍ程度
でダメージが少なく、傾斜した側面を持ち、さらにｎ+
ソース領域５とｐ型エピタキシャル層３を貫通しｎ- 型
エピタキシャル層２に達する溝２１を形成する。このよ
うに溝を形成した後は、第１実施例の図５に至る。
【００３９】尚、第２実施例では、局所熱酸化工程の前
に必ずしも溝１９を形成する必要は無く、局所熱酸化工
程のみで溝２１の必要な溝深さを得ても良い。尚、この
発明は上記第１実施例第２実施例に限定されるものでは
なく、例えば、ｎチャネル型のみについて説明したが、
半導体型のｎとｐを入れ換えたｐチャネル型においても
同じ効果が得られることは言うまでもない。また、溝に
おける熱酸化膜の膜厚も、実施例中で用いた膜厚（側面
を５０ｎｍ程度、底面を５００ｎｍ程度）に限定される
ものではなく、溝側面の膜厚よりも溝底面の膜厚の方が
厚い構成であればどのような構成でも良い。さらに、ゲ
ート酸化膜形成前に熱酸化と熱酸化膜除去を一度だけで
なく、複数回繰り返すことにより、溝底部のコーナー部
の丸みを大きく形成することができる。また、半導体基
板の面方位も実施例中の六方晶系の（０００１）カーボ
ン面に限られたものではなく、この他に例えば立方晶系
の（１１１）カーボン面等にしても良い。
に必ずしも溝１９を形成する必要は無く、局所熱酸化工
程のみで溝２１の必要な溝深さを得ても良い。尚、この
発明は上記第１実施例第２実施例に限定されるものでは
なく、例えば、ｎチャネル型のみについて説明したが、
半導体型のｎとｐを入れ換えたｐチャネル型においても
同じ効果が得られることは言うまでもない。また、溝に
おける熱酸化膜の膜厚も、実施例中で用いた膜厚（側面
を５０ｎｍ程度、底面を５００ｎｍ程度）に限定される
ものではなく、溝側面の膜厚よりも溝底面の膜厚の方が
厚い構成であればどのような構成でも良い。さらに、ゲ
ート酸化膜形成前に熱酸化と熱酸化膜除去を一度だけで
なく、複数回繰り返すことにより、溝底部のコーナー部
の丸みを大きく形成することができる。また、半導体基
板の面方位も実施例中の六方晶系の（０００１）カーボ
ン面に限られたものではなく、この他に例えば立方晶系
の（１１１）カーボン面等にしても良い。
【図１】本発明の第１実施例における炭化珪素半導体装
置の断面図である。
置の断面図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。
明するための断面図である。
【図３】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。
明するための断面図である。
【図４】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。
明するための断面図である。
【図５】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。
明するための断面図である。
【図６】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。
明するための断面図である。
【図７】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。
明するための断面図である。
【図８】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面図である。
明するための断面図である。
【図９】本発明の第２実施例における炭化珪素半導体装
置の製造工程を説明するための断面図である。
置の製造工程を説明するための断面図である。
【図１０】本発明の第２実施例における炭化珪素半導体
装置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
【図１１】本発明の第２実施例における炭化珪素半導体
装置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
【図１２】本発明の第２実施例における炭化珪素半導体
装置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
【図１３】従来の炭化珪素半導体装置の断面図である。
【図１４】（ａ），（ｂ）は共にパッド酸化膜を介して
酸化膜を形成した場合の炭化珪素半導体装置の断面図で
ある。
酸化膜を形成した場合の炭化珪素半導体装置の断面図で
ある。
【図１５】（ａ），（ｂ）は共に半導体基板上に直接的
に酸化膜を形成した場合の炭化珪素半導体装置の断面図
である。
に酸化膜を形成した場合の炭化珪素半導体装置の断面図
である。
１ 低抵抗層としてのｎ+ 型単結晶ＳｉＣ基板 ２ 高抵抗層としてのｎ- 型エピタキシャル層 ３ 半導体層としてのｐ型エピタキシャル層 ５ 半導体領域としてのｎ+ ソース領域 ６ 溝 ６ａ 側面 ６ｂ 底面 ７ ゲート熱酸化膜 ８ ゲート電極層 ９ 層間絶縁膜 １０ 第１の電極層としてのソース電極層 １１ 第２の電極層としてのドレイン電極層 １３ マスク材（耐酸化性） １４ 半導体基板 １５ 熱酸化膜 １６ 耐酸化膜 １８ 溝形成領域 ２０ 熱酸化膜 ２１ 傾斜した側面を持つ溝 ３０ 炭化珪素の基板 ３１ 第１半導体領域 ３２ 第２半導体領域 ３３ 第３半導体領域 ３４ 凹所 ３５ ゲート絶縁膜 ３６ ゲ−ト ３７ 絶縁膜 ３８ 電極膜 ４１ パッド酸化膜 ４２ バーズビーク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮嶋 健 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (11)
- 【請求項１】 炭化珪素よりなる半導体基板表面に、底
面及び側面を有する溝をドライエッチングにより形成す
る溝形成工程と、 該溝の前記底面及び前記側面に第１の熱酸化膜を形成す
る第１の酸化膜形成工程と、 該第１の熱酸化膜をウエットエッチングにより取り除く
酸化膜除去工程と、 該酸化膜除去工程の後に前記溝の前記底面及び前記側面
に第２の熱酸化膜を形成する第２の酸化膜形成工程とを
含むことを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項２】 前記炭化珪素よりなる半導体基板の面方
位が六方晶系の（０００１）カーボン面、六方晶系の
（０００１）カーボン面に近い面、立方晶系の｛１１
１｝カーボン面、立方晶系の｛１１１｝カーボン面に近
い面のうちの何れか一つであり、 前記溝形成工程における前記溝の前記底面の面方位が、
前記半導体基板の前記面方位と略同じであることを特徴
とする請求項１記載の炭化珪素半導体装置の製造方法。 - 【請求項３】 前記第２の熱酸化膜は、前記溝の前記側
面に形成された側面酸化膜と、前記溝の前記底面に形成
され前記側面酸化膜よりも厚い底面酸化膜とからなるこ
とを特徴とする請求項１または２に記載の炭化珪素半導
体装置の製造方法。 - 【請求項４】 前記第２の熱酸化膜形成工程は、前記側
面酸化膜と前記底面酸化膜とを同時に形成することを特
徴とする請求項１乃至３の何れか一項に記載の炭化珪素
半導体装置の製造方法。 - 【請求項５】 前記溝形成工程における前記溝の前記側
面は、前記半導体基板の表面に対して略垂直の面を有す
ることを特徴とする請求項１乃至４の何れか一項に記載
の炭化珪素半導体装置の製造方法。 - 【請求項６】 前記溝形成工程における前記溝の前記底
面及び前記側面の表面領域は、それぞれ格子欠陥を含む
ものであり、 前記第１の酸化膜形成は、少なくとも前記格子欠陥を含
む前記表面領域の厚さの前記第１の熱酸化膜を形成する
工程であることを特徴とする請求項１乃至５の何れか一
項に記載の炭化珪素半導体装置の製造方法。 - 【請求項７】 第１導電型の低抵抗層と該低抵抗層上に
形成された第１導電型の高抵抗層の二層にて構成され、
かつ前記高抵抗層の上面側を表面側とし、前記低抵抗層
の下面側を裏面側とする単結晶炭化珪素よりなる半導体
基板の前記表面側に第２導電型の単結晶炭化珪素よりな
る半導体層を形成する半導体層形成工程と、 該半導体層内の所定領域に第１導電型の半導体領域を形
成する半導体領域形成工程と、 該半導体領域の上面から、該半導体領域と前記半導体層
とを貫通して前記第１導電型の高抵抗層に達する溝を形
成する溝形成工程と、 該溝の内壁に第１の熱酸化膜を形成する第１の酸化膜形
成工程と、 該第１の熱酸化膜を取り除くようにエッチング除去する
酸化膜除去工程と、 該酸化膜除去工程の後に前記溝の内壁に前記第２の熱酸
化膜を形成する第２の酸化膜形成工程と、 該第２の熱酸化膜上にゲート電極層を、前記半導体層の
表面および前記半導体領域の表面に第１の電極層を、前
記半導体基板の前記裏面側に第２の電極層を、それぞれ
形成する電極形成工程とを含むことを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項８】 前記炭化珪素よりなる半導体基板の前記
表面側の面方位が六方晶系の（０００１）カーボン面ま
たは立方晶系の｛１１１｝カーボン面であり、前記溝形
成工程における前記溝の溝底部が、前記半導体基板の面
方位と略同じ面であることを特徴とする請求項７記載の
炭化珪素半導体装置の製造方法。 - 【請求項９】 前記溝形成工程は、前記溝形成領域に前
記半導体層の表面より所定の深さを有する局所熱酸化膜
を形成する局所熱酸化工程と、該局所熱酸化膜を除去す
る局所酸化膜除去工程とを有することを特徴とする請求
項７または８記載の炭化珪素半導体装置の製造方法。 - 【請求項１０】 前記溝形成工程は、前記溝形成領域に
前記半導体層の表面より所定の深さを有する前記溝を、
前記溝の側壁が前記半導体層の表面に対して略垂直にな
るように形成する垂直加工工程を含むことを特徴とする
請求項７乃至９のいずれか一項に記載の炭化珪素半導体
装置の製造方法。 - 【請求項１１】 前記第１の酸化膜形成工程と前記第２
の酸化膜形成工程のうち、少なくとも何れか一方の工程
において、前記半導体基板表面に直接的にSi 3N4 膜が形
成されていることを特徴とする請求項１乃至１０の何れ
か一項に記載の炭化珪素半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15797695A JP3531291B2 (ja) | 1994-06-23 | 1995-06-23 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14139394 | 1994-06-23 | ||
| JP6-141393 | 1994-06-23 | ||
| JP15797695A JP3531291B2 (ja) | 1994-06-23 | 1995-06-23 | 炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870124A true JPH0870124A (ja) | 1996-03-12 |
| JP3531291B2 JP3531291B2 (ja) | 2004-05-24 |
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ID=26473643
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| Application Number | Title | Priority Date | Filing Date |
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| JP15797695A Expired - Fee Related JP3531291B2 (ja) | 1994-06-23 | 1995-06-23 | 炭化珪素半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3531291B2 (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2004514265A (ja) * | 1999-09-14 | 2004-05-13 | ゼネラル セミコンダクター，インク． | トレンチｄｍｏｓトランジスタセルの製造方法 |
| KR100480673B1 (ko) * | 1997-08-25 | 2005-09-08 | 페어차일드코리아반도체 주식회사 | 트렌치형파워모스펫제조방법 |
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| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
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-
1995
- 1995-06-23 JP JP15797695A patent/JP3531291B2/ja not_active Expired - Fee Related
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