JP2753001B2 - 半導体集積回路装置の設計変更方法 - Google Patents
半導体集積回路装置の設計変更方法Info
- Publication number
- JP2753001B2 JP2753001B2 JP63242320A JP24232088A JP2753001B2 JP 2753001 B2 JP2753001 B2 JP 2753001B2 JP 63242320 A JP63242320 A JP 63242320A JP 24232088 A JP24232088 A JP 24232088A JP 2753001 B2 JP2753001 B2 JP 2753001B2
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- Japan
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- cell
- layout
- cells
- design
- area
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路のレイアウト設計終了後に
発生するシステム変更に伴うレイアウト設計の変更に関
する。
発生するシステム変更に伴うレイアウト設計の変更に関
する。
（従来の技術） 半導体集積回路のレイアウト設計には自動配置・配線
システムが多く利用されている。レイアウト設計に用い
る回路は、論理的な動作の検証及び予想配線長によるタ
イミング的な検証が行なわれており、レイアウト設計に
対してはここで得られた値から大きく外れないことが要
求される。
システムが多く利用されている。レイアウト設計に用い
る回路は、論理的な動作の検証及び予想配線長によるタ
イミング的な検証が行なわれており、レイアウト設計に
対してはここで得られた値から大きく外れないことが要
求される。
一方、レイアウト設計の終了した回路に対しては、設
計基準違反を起こしていないかあるいは前述の電気的な
特性が予測値を満たしているか等について検証が行なわ
れる。これら設計検証作業には一般に多くの計算機リソ
ースを必要とする。
計基準違反を起こしていないかあるいは前述の電気的な
特性が予測値を満たしているか等について検証が行なわ
れる。これら設計検証作業には一般に多くの計算機リソ
ースを必要とする。
上述の設計検証作業により問題点を発見された場合に
は、レイアウト結果の一部変更あるいは再レイアウトが
余儀なくされる場合がある。また、レイアウトの対象と
なる回路そのものの変更による回路素子の追加あるいは
削除によるレイアウト結果の変更が指示される場合があ
る。実際の製品設計においては、システム設計後にレイ
アウト設計が開始するのではなく並行して進められる場
合が多く、このようなレイアウト設計後の設計変更は頻
繁に発生する可能性がある。この様な状況では、レイア
ウト結果に対する検証結果への影響を最小限にとどめて
システム側の設計変更をいかに効率よくレイアウトの変
更に反映させるかが重要となる。
は、レイアウト結果の一部変更あるいは再レイアウトが
余儀なくされる場合がある。また、レイアウトの対象と
なる回路そのものの変更による回路素子の追加あるいは
削除によるレイアウト結果の変更が指示される場合があ
る。実際の製品設計においては、システム設計後にレイ
アウト設計が開始するのではなく並行して進められる場
合が多く、このようなレイアウト設計後の設計変更は頻
繁に発生する可能性がある。この様な状況では、レイア
ウト結果に対する検証結果への影響を最小限にとどめて
システム側の設計変更をいかに効率よくレイアウトの変
更に反映させるかが重要となる。
従来は、上記のような設計変更を行なう場合、グラフ
ィック・エディタによりインターラクティブに修正ある
いは変更を行なうか再度レイアウトをやり直すかのいず
れかの方法がとられていた。前者の方法の場合、人手に
よる修正のため多大の時間を必要とし誤りが混入する恐
れもある。一方、後者の場合には多くの計算機リソース
をかけて得られた検証結果が無駄になってしまうという
問題があった。この様なシステム変更に対応してレイア
ウト結果の変更を行なう場合には、変更作業前の検証結
果への影響を最小限に抑えるとともに、誤りの混入を防
ぎ、工数の節約を計る必要があり、そのためにはこれら
の作業を自動化する必要がある。
ィック・エディタによりインターラクティブに修正ある
いは変更を行なうか再度レイアウトをやり直すかのいず
れかの方法がとられていた。前者の方法の場合、人手に
よる修正のため多大の時間を必要とし誤りが混入する恐
れもある。一方、後者の場合には多くの計算機リソース
をかけて得られた検証結果が無駄になってしまうという
問題があった。この様なシステム変更に対応してレイア
ウト結果の変更を行なう場合には、変更作業前の検証結
果への影響を最小限に抑えるとともに、誤りの混入を防
ぎ、工数の節約を計る必要があり、そのためにはこれら
の作業を自動化する必要がある。
（発明が解決しようとする課題） 上述のように、従来は設計変更を行なう場合グラフィ
ック・エディタによるインターラクティブな修正．変更
を行なうか、再度レイアウトをやり直すかのいずれかの
方法がとられていたが、前者の場合、人手による修正の
ため多大の時間を必要とし誤りが混入する恐れがあっ
た。一方、後者の場合には多くの計算機リソースをかけ
て得られた検証結果が無駄になってしまうという問題が
あった。
ック・エディタによるインターラクティブな修正．変更
を行なうか、再度レイアウトをやり直すかのいずれかの
方法がとられていたが、前者の場合、人手による修正の
ため多大の時間を必要とし誤りが混入する恐れがあっ
た。一方、後者の場合には多くの計算機リソースをかけ
て得られた検証結果が無駄になってしまうという問題が
あった。
本発明は、上記のようにイレイアウト設計終了後に発
生する設計変更に対してレイアウト結果の変更を自動で
行なう手段を提供することを目的とする。
生する設計変更に対してレイアウト結果の変更を自動で
行なう手段を提供することを目的とする。
（課題を解決するための手段） 本発明は、レイアウト設計の終了した回路に対して所
望の回路変更に対するレイアウトの変更、特にセルの追
加に関し、最適なセルの挿入位置の算出と追加およびセ
ル追加のための部分再レイアウトの処理方法を与える。
望の回路変更に対するレイアウトの変更、特にセルの追
加に関し、最適なセルの挿入位置の算出と追加およびセ
ル追加のための部分再レイアウトの処理方法を与える。
即ち、本発明ではセルを追加するための領域として、
当該セルと接続関係のある端子群より構成される最小矩
形領域を設定する。そして既配置セルを移動する事なく
セルの追加が可能な場合には、当該領域内に当該セルを
追加する。当該領域内の既配置セルを移動する事なくセ
ルの追加は出来ないが領域の大きさとしては当該セルを
収容可能な場合には当該領域内の部分再レイアウトを行
なう。この場合には、まず当該領域の境界条件つまり矩
形領域の境界に仮想的な端子を設定した後、領域内のセ
ルをすべて未配置化し、追加セルも含めて部分的な再レ
イアウトを実行する。当該領域に当該セルを収容出来な
い場合には、矩形領域の大きさを拡大して上記と同様の
処理を繰り返し実行する。
当該セルと接続関係のある端子群より構成される最小矩
形領域を設定する。そして既配置セルを移動する事なく
セルの追加が可能な場合には、当該領域内に当該セルを
追加する。当該領域内の既配置セルを移動する事なくセ
ルの追加は出来ないが領域の大きさとしては当該セルを
収容可能な場合には当該領域内の部分再レイアウトを行
なう。この場合には、まず当該領域の境界条件つまり矩
形領域の境界に仮想的な端子を設定した後、領域内のセ
ルをすべて未配置化し、追加セルも含めて部分的な再レ
イアウトを実行する。当該領域に当該セルを収容出来な
い場合には、矩形領域の大きさを拡大して上記と同様の
処理を繰り返し実行する。
（作用） 本発明によれば、追加すべきセルの配置位置を当該セ
ルと接続関係のある端子群から構成される最小矩形領域
とするためレイアウト変更領域を最小限にとどめること
ができ、かつ追加したセルに関係する配線の長さも十分
に短く出来る。また、この手段により設定した領域内に
当該セルが配置出来ない場合には当該領域を拡大する
が、いずれの場合も当該セルと接続関係のある端子群か
ら構成される矩形領域内が最悪でもその周辺である。
ルと接続関係のある端子群から構成される最小矩形領域
とするためレイアウト変更領域を最小限にとどめること
ができ、かつ追加したセルに関係する配線の長さも十分
に短く出来る。また、この手段により設定した領域内に
当該セルが配置出来ない場合には当該領域を拡大する
が、いずれの場合も当該セルと接続関係のある端子群か
ら構成される矩形領域内が最悪でもその周辺である。
以上のレイアウト変更処理はすべて自動で実行するた
めに誤りの混入はなく、かつレイアウト結果の変更箇所
も最小限に抑えているために多大な計算時間をかけて得
られた検証結果への影響を最小限に抑えることが出来
る。
めに誤りの混入はなく、かつレイアウト結果の変更箇所
も最小限に抑えているために多大な計算時間をかけて得
られた検証結果への影響を最小限に抑えることが出来
る。
（実施例） 以下、第１図，第２図および第３図を参照して、本発
明の具体的な実施例について説明する。
明の具体的な実施例について説明する。
第１図は、設計変更処理手順を表わすフローチャート
である。
である。
まず、追加するセル毎に当該セルと接続関係のある信
号に対し接続する端子の位置を求める。第２図では21,2
2,23が該当する端子である。次に、得られた各信号毎に
接続する端子より構成される矩形の端点の座標を求め第
２図の41,42,43で示す様な対応する区間を求める。以上
の操作がすべての信号に対して終了したら、上で求めた
すべての信号の少なくとも一方の端点を含むような区間
をＸ軸あるいはＹ軸上で求める。以下では、端点のＸ座
標で考える。
号に対し接続する端子の位置を求める。第２図では21,2
2,23が該当する端子である。次に、得られた各信号毎に
接続する端子より構成される矩形の端点の座標を求め第
２図の41,42,43で示す様な対応する区間を求める。以上
の操作がすべての信号に対して終了したら、上で求めた
すべての信号の少なくとも一方の端点を含むような区間
をＸ軸あるいはＹ軸上で求める。以下では、端点のＸ座
標で考える。
まず、Ｘ座標の最も小さい端点を持つものから始めて
上述のようにすべての信号の少なくとも一方の端点を含
むような区間を求める。第２図では、まず31がＸ座標の
最も小さい端点を含み、かつすべての信号の少なくとも
一方の端点を含む区間である。上記処理により得られた
Ｘ軸上の区間をＹ軸上へ展開し２次元の領域を設定す
る。Ｙ軸方向の長さは、上記処理で求めた各信号毎に接
続する端子の外接矩形の下端点、上端点の中で最小値と
最大値で挟まれる最長区間とする。第２図では、51が各
信号毎に求めたＹ軸上の最長区間である。
上述のようにすべての信号の少なくとも一方の端点を含
むような区間を求める。第２図では、まず31がＸ座標の
最も小さい端点を含み、かつすべての信号の少なくとも
一方の端点を含む区間である。上記処理により得られた
Ｘ軸上の区間をＹ軸上へ展開し２次元の領域を設定す
る。Ｙ軸方向の長さは、上記処理で求めた各信号毎に接
続する端子の外接矩形の下端点、上端点の中で最小値と
最大値で挟まれる最長区間とする。第２図では、51が各
信号毎に求めたＹ軸上の最長区間である。
次に、この領域内で既配置セルを移動する事なく追加
セルを配置可能かどうかの判定を行なう。既配置セルを
移動する事なく追加セルを配置可能な場合には、そこに
当該セルを配置した後配線処理を施して処理を終了す
る。既配置セルを移動する事なく追加セルを配置する事
は出来ないが、スペース的には追加セルを挿入するのに
十分な場合には、当該領域の境界条件を設定し、既配置
セルをすべて未配置状態にして当該領域内で再レイアウ
トを行なう。このとき当該領域の境界条件は、領域境界
を横切るすべての信号に対応した仮想的な端子を設定す
ることによって求める。この様にして得られた境界条件
のもとで、追加セルも含めて当該領域内で再レイアウト
を実行する。第３図にこの様子を示す。第３図で71が矩
形領域界上の仮想的な端子であり72は追加セルと接続関
係のある端子、81が境界条件を含んだ再レイアウト対象
領域である。
セルを配置可能かどうかの判定を行なう。既配置セルを
移動する事なく追加セルを配置可能な場合には、そこに
当該セルを配置した後配線処理を施して処理を終了す
る。既配置セルを移動する事なく追加セルを配置する事
は出来ないが、スペース的には追加セルを挿入するのに
十分な場合には、当該領域の境界条件を設定し、既配置
セルをすべて未配置状態にして当該領域内で再レイアウ
トを行なう。このとき当該領域の境界条件は、領域境界
を横切るすべての信号に対応した仮想的な端子を設定す
ることによって求める。この様にして得られた境界条件
のもとで、追加セルも含めて当該領域内で再レイアウト
を実行する。第３図にこの様子を示す。第３図で71が矩
形領域界上の仮想的な端子であり72は追加セルと接続関
係のある端子、81が境界条件を含んだ再レイアウト対象
領域である。
スペース的にも追加セルを配置することが出来ない場
合には、再レイアウト対象領域を拡大して上記と同様の
処理を繰り返し実行する。再レイアウト対象領域の拡大
は、現在の矩形を構成するＸ軸上の区間を第２図の31区
間とすると、次の区間は図２の区間43の右端点を含む区
間32とする。その次は、区間42の右端点）42を含む区間
33とし、以下同様である。
合には、再レイアウト対象領域を拡大して上記と同様の
処理を繰り返し実行する。再レイアウト対象領域の拡大
は、現在の矩形を構成するＸ軸上の区間を第２図の31区
間とすると、次の区間は図２の区間43の右端点を含む区
間32とする。その次は、区間42の右端点）42を含む区間
33とし、以下同様である。
以上の実施例では、矩形領域を設定するための単位区
間として信号毎に接続する端子の端点ではさまれる区間
として、それら区間内に含まれる端子の位置については
考慮していないが、詳細な処理を行なう場合には信号毎
の区間ではなく各端子の位置情報を用いてもよい。
間として信号毎に接続する端子の端点ではさまれる区間
として、それら区間内に含まれる端子の位置については
考慮していないが、詳細な処理を行なう場合には信号毎
の区間ではなく各端子の位置情報を用いてもよい。
以上のように、本発明によれば、レイアウト設計終了
後に発生した設計変更に対して、既設計部分の変更を行
なうことなく設計変更に伴うセル追加だけで済むか、あ
るいは既設計部分の変更を最小限に抑えたレイアウト設
計の変更が可能である。このことは、設計済みのレイア
ウト結果情報を最大限に活用することができることを表
わしており、レイアウト結果の再検証にかかる手間を少
なくすることが可能となる。
後に発生した設計変更に対して、既設計部分の変更を行
なうことなく設計変更に伴うセル追加だけで済むか、あ
るいは既設計部分の変更を最小限に抑えたレイアウト設
計の変更が可能である。このことは、設計済みのレイア
ウト結果情報を最大限に活用することができることを表
わしており、レイアウト結果の再検証にかかる手間を少
なくすることが可能となる。
第１図は本発明の一実施例に係わる設計変更処理手順を
表わすフローチャート，第２図は本発明の一実施例によ
る矩形領域の設定方法および領域の拡大方法を説明する
ための図、第３図は再レイアウト対象領域の設定方法を
表わす図である。 11……半導体基盤、 21,22,23……追加セルと接続関係のある既配置セルの端
子、 31,32,33,34……矩形領域を構成するＸ軸上の区間、 41,42,43……各信号毎のＸ軸上の端点で挟まれる区間、 51……各信号毎に求めたＹ軸上の端点の最大区間、 61……矩形領域、 71……追加セルと接続関係のある端子、 72……矩形領域境界辺上を横切る信号に対する仮想的な
端子、 81……再レイアウト対象領域IX。
表わすフローチャート，第２図は本発明の一実施例によ
る矩形領域の設定方法および領域の拡大方法を説明する
ための図、第３図は再レイアウト対象領域の設定方法を
表わす図である。 11……半導体基盤、 21,22,23……追加セルと接続関係のある既配置セルの端
子、 31,32,33,34……矩形領域を構成するＸ軸上の区間、 41,42,43……各信号毎のＸ軸上の端点で挟まれる区間、 51……各信号毎に求めたＹ軸上の端点の最大区間、 61……矩形領域、 71……追加セルと接続関係のある端子、 72……矩形領域境界辺上を横切る信号に対する仮想的な
端子、 81……再レイアウト対象領域IX。
Claims (2)
- 【請求項１】半導体基板上に複数の論理セルを配置し各
論理セル間を配線することにより所望の回路を実現する
半導体集積回路装置を製造する際に、設計済みのレイア
ウト結果に対して設計変更に対応したセルの追加を行う
にあたり、追加セルと接続関係のあるレイアウト済みの
セル端子の集合を求め、この集合の中からすべての信号
に対する端子を少なくとも各１つは含むような矩形領域
を構成し、当該領域内に追加セルを配置することを特徴
とする半導体集積回路装置の設計変更方法。 - 【請求項２】前記矩形領域に追加セルを配置する際に、
当該領域内の既配置セルを移動させることなく追加セル
を配置することは出来ないが、既配置セルを移動させれ
ば追加セルを収容するスペースが確保出来る場合には、
既配置セルをすべて未配置化し、追加セルも含めて再レ
イアウトを行うことを特徴とする請求項１記載の半導体
集積回路の設計変更方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242320A JP2753001B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体集積回路装置の設計変更方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242320A JP2753001B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体集積回路装置の設計変更方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291962A JPH0291962A (ja) | 1990-03-30 |
| JP2753001B2 true JP2753001B2 (ja) | 1998-05-18 |
Family
ID=17087455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242320A Expired - Fee Related JP2753001B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体集積回路装置の設計変更方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753001B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591681B1 (en) * | 2000-08-23 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Nondestructive inspection apparatus for inspecting an internal defect in an object |
-
1988
- 1988-09-29 JP JP63242320A patent/JP2753001B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291962A (ja) | 1990-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |