JP2748775B2 - データ回線の障害検出回路 - Google Patents

データ回線の障害検出回路

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JP2748775B2
JP2748775B2 JP4134517A JP13451792A JP2748775B2 JP 2748775 B2 JP2748775 B2 JP 2748775B2 JP 4134517 A JP4134517 A JP 4134517A JP 13451792 A JP13451792 A JP 13451792A JP 2748775 B2 JP2748775 B2 JP 2748775B2
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政夫 村井
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はデータ通信に用いられる
データ回線に関し、特にデータ回線における障害を検出
するための回路に関する。
【0002】
【従来の技術】従来のデータ回線の障害検出回路は、図
2に示すように制御部2と、制御部2からのデータバス
9によって接続されたデータ送受信部3と、制御部2に
一定時間毎の割り込みを与えるためのタイマ部11とか
らなる。そして、データ送受信部3には送信データ7と
受信データ8が接続され、制御部2には外部装置とのイ
ンターフェース用バス10が接続されている。タイマ部
11は一定時間t1 毎に割り込みが発生するようになっ
ている。
【0003】この回路構成において、データ送信要求を
インターフェース用バス10から制御部2が受け取る
と、制御部2では必要によりデータの編集等の処理を
し、データバス9を通してデータ送受信部3にデータ送
信を指示する。データ送受信部3ではデータ回線のプロ
トコルに従って送信データ7を作り、相手装置へ送信す
る。相手装置では受信データ8を受けるとデータ送受信
部3にてプロトコルに従ってデータを抽出しデータバス
9を通して制御部2へデータを渡す。制御部2ではデー
タの解析をし、必要によりインターフェース用バス10
を通して外部へデータを渡す。
【0004】制御部2は送信すべきデータが発生すると
タイマ部11をリセットすることにより、送信すべきデ
ータがない状態が一定時間t1 以上あると、タイマ部1
1より割り込みが発生し、制御部2に対して試験信号の
送信を要求する。制御部2では試験信号を作成しデータ
送受信部3を通して試験信号を送信することにより、送
信データ7に送信データがない時間はt1 以下となるよ
うにしている。正常な相手装置では、タイマ部11は一
定時間t2 毎に割り込みが発生するようになっている。
2 はt1 より長く設定される。受信データ8はデータ
送受信部3及びデータバス9を通り制御部2に渡され、
制御部2ではデータ受信をする毎にタイマ部11をリセ
ットする。データ受信がt2 以上ないとタイマ部11は
制御部2に割り込みをかけ、制御部2は相手装置からデ
ータが送信されていないと判断し相手装置を含むデータ
回線の異常と判断し警報を出すと共にデータ回線を閉塞
する。
【0005】
【発明が解決しようとする課題】この従来のデータ回線
の障害検出回路は、相手装置からのデータが一定時間に
渡って来ないということで障害の検出を行っているた
め、データ送信側で試験信号を送ることとなっている
が、有効な信号の妨げにならないように試験信号の間隔
1 を短くすることはできない。したがって、障害検出
までの時間t2 も短くできず障害のある装置を含むデー
タ回線の障害検出の時間が遅くなり、回線閉塞が遅くな
るという問題点があった。本発明の目的は、データ回線
の障害検出を迅速に検出するようにした障害検出回路を
提供することにある。
【0006】
【課題を解決するための手段】本発明は、フラグ信号で
同期をとる同期方式のシリアルデータ伝送装置におい
て、受信データのフラグ断を検出する手段と、制御部の
障害を検出する手段と、制御部の障害を検出した時に送
信データのフラグを強制的に断とする手段とを備える。
【0007】
【作用】受信データのフラグ断を検出することで、障害
のある装置を含めた回線障害を正常な相手装置により直
ちに検出できる。
【0008】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例のブロック図であり、障害
検出回路はシリアルデータ伝送装置に設けられる。同図
において、1は障害検出部、2は制御部、3はデータ送
受信部、4はフラグ断検出部、5はインバータ、6はア
ンドゲートである。前記制御部2は外部からのインター
フェース用バス10からのデータを受けてデータ編集等
の処理及びシリアルデータ伝送装置全体を制御する。制
御部2によって処理されたデータはデータバス9を通り
データ送受信部3にデータ送信を指示する。データ送受
信部3ではデータ回線のプロトコルに従って送信データ
を作り、アンドゲート6を通り送信データ7を送信す
る。受信データ8はデータ送受信部3とフラグ断検出部
4に渡され、データ送受信部3ではプロトコルに従って
データを抽出し、データバス9を通り制御部2へデータ
を渡す。制御部2ではデータの解析を行い、必要により
インターフェース用バス10を通して外部へデータを渡
す。
【0009】前記 フラグ断検出部4はフラグが連続で
一定時間にわたり断になるのを検出し、制御部2へ通報
する。制御部2ではフラグ断の検出をすると相手装置を
含めたデータ回線の障害と判断し警報を出すと共にデー
タ回線を閉塞とする。制御部2には障害検出部1が接続
され、制御部2の異常を検出する。例えば、制御部2の
クロック断,プログラム領域以外からの命令フェッチ,
RAMのパリティエラー又は命令コード以外の命令フェ
ッチ等の検出,又はこれらの組み合わせの検出により制
御部2の障害を検出する。障害が検出されるとインバー
タ5を通して論理“0”がアンドゲート6へ送られ送信
データをオール“0”の信号とすることにより正常な相
手装置でフラグ断が検出される。
【0010】
【発明の効果】以上説明したように本発明はシリアルデ
ータ伝送装置の障害を障害検出部で検出し、送信データ
に含まれるフラグを断とし、障害発生をフラグ断という
形で正常な相手装置に伝え、正常な相手装置ではフラグ
断の検出をすることにより、障害のある相手装置を含む
データ回線の障害を迅速に検出することができる。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック図である。
【図2】従来の障害検出回路の一例のブロック図であ
る。
【符号の説明】
1 障害検出回路 2 制御部 3 データ送受信部 4 フラグ断検出部 5 インバータ 6 アンドゲート

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 フラグ信号で同期をとる同期方式のシリ
    アルデータ伝送装置において、受信データのフラグ断を
    検出する手段と、制御部の障害を検出する手段と、制御
    部の障害を検出した時に送信データのフラグを強制的に
    断とする手段とを備えることを特徴とするデータ回線の
    障害検出回路。
JP4134517A 1992-04-28 1992-04-28 データ回線の障害検出回路 Expired - Lifetime JP2748775B2 (ja)

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JPH05308397A JPH05308397A (ja) 1993-11-19
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