JP2743670B2 - Logic circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、論理回路に関し、特に
演算回路やタイマに利用される論理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit, and more particularly to a logic circuit used for an arithmetic circuit and a timer.
【0002】[0002]
【従来の技術】図3は、従来の論理回路の一例を示すブ
ロック図であり、2入力信号の排他的論理和を出力する
論理回路である。この論理回路は、第一及び第二のNO
Rゲート17及び18、及びANDゲート19から成る
複合ゲート構成を有する。第一のNORゲート17とA
NDゲート19は、いずれも、入力端子A及びBからそ
れぞれ第一及び第二の信号を入力し、それぞれの出力は
第二のNORゲート18に入力され、第二のNORゲー
ト18の出力が出力端子Oにこの論理回路の出力として
出力される。2. Description of the Related Art FIG. 3 is a block diagram showing an example of a conventional logic circuit, which is a logic circuit for outputting an exclusive OR of two input signals. This logic circuit comprises the first and second NO
It has a composite gate configuration consisting of R gates 17 and 18 and AND gate 19. First NOR gate 17 and A
Each of the ND gates 19 receives a first signal and a second signal from input terminals A and B, respectively, inputs respective outputs to a second NOR gate 18, and outputs an output of the second NOR gate 18. It is output to terminal O as the output of this logic circuit.
【0003】図4は、図3の論理回路の具体的な素子構
成を示す回路図である。この論理回路は、p−MOSト
ランジスタ20〜24及びn−MOSトランジスタ25
〜29から成る。p−MOSトランジスタ20のゲート
は入力端子Aに、ソースは電源に、ドレインはp−MO
Sトランジスタ21のソースに接続されている。p−M
OSトランジスタ21のゲートは入力端子Bに、ドレイ
ンは接点Cに接続されている。p−MOSトランジスタ
22のゲートは入力端子Aに、ソースが電源に、ドレイ
ンが接点Dに接続されている。p−MOSトランジスタ
23のゲートは入力端子Bに、ソースは電源に、ドレイ
ンは接点Dに接続されている。p−MOSトランジスタ
24のゲートは接点Cに、ソースは接点Dに、ドレイン
は出力端子Oに接続されている。n−MOSトランジス
タ25のゲートは入力端子Bに、ソースは大地に、ドレ
インは接点Cに接続されている。n−MOSトランジス
タ26のゲートは入力端子Aに、ソースは大地に、ドレ
インは接点Cに接続されている。n−MOSトランジス
タ27のゲートは入力端子Bに、ソースはn−MOSト
ランジスタ28のドレインに、ドレインは出力端子Oに
接続されている。n−MOSトランジスタ28のゲート
は入力端子Aに、ソースは大地に接続されている。n−
MOSトランジスタ29のゲートは接点Cに、ソースは
大地に、ドレインは出力端子Oに接続されている。FIG. 4 is a circuit diagram showing a specific element configuration of the logic circuit shown in FIG. This logic circuit includes p-MOS transistors 20 to 24 and n-MOS transistor 25
~ 29. The gate of the p-MOS transistor 20 is at the input terminal A, the source is at the power supply, and the drain is p-MO.
Connected to the source of S transistor 21. p-M
The gate of the OS transistor 21 is connected to the input terminal B, and the drain is connected to the contact C. The gate of the p-MOS transistor 22 is connected to the input terminal A, the source is connected to the power supply, and the drain is connected to the contact D. The gate of the p-MOS transistor 23 is connected to the input terminal B, the source is connected to the power supply, and the drain is connected to the contact D. The gate of the p-MOS transistor 24 is connected to the contact C, the source is connected to the contact D, and the drain is connected to the output terminal O. The gate of the n-MOS transistor 25 is connected to the input terminal B, the source is connected to ground, and the drain is connected to the contact C. The gate of the n-MOS transistor 26 is connected to the input terminal A, the source is connected to the ground, and the drain is connected to the contact C. The gate of the n-MOS transistor 27 is connected to the input terminal B, the source is connected to the drain of the n-MOS transistor 28, and the drain is connected to the output terminal O. The gate of the n-MOS transistor 28 is connected to the input terminal A, and the source is connected to the ground. n-
The gate of the MOS transistor 29 is connected to the contact C, the source is connected to ground, and the drain is connected to the output terminal O.
【0004】上記構成の論理回路において、第一及び第
二の信号がともに「0」レベルの場合、p−MOSトラ
ンジスタ20〜23はいずれも導通状態となる一方、n
−MOSトランジスタ25〜28はいずれも非導通状態
となる。従って、接点Cは「1」レベルとなり、p−M
OSトランジスタ24は非導通状態、n−MOSトラン
ジスタ29は導通状態となる。この結果、出力端子Oに
は、n−MOSトランジスタ29を介して接地電位すな
わち「0」レベルが出力される。In the logic circuit having the above structure, when the first and second signals are both at "0" level, all of the p-MOS transistors 20 to 23 are turned on, while the n-MOS transistors 20 to 23 are turned on.
-All of the MOS transistors 25 to 28 are turned off. Therefore, the contact C is at the “1” level, and p-M
The OS transistor 24 is turned off, and the n-MOS transistor 29 is turned on. As a result, the ground potential, that is, the “0” level is output to the output terminal O via the n-MOS transistor 29.
【0005】第一及び第二の信号がともに「1」レベル
の場合、p−MOSトランジスタ20〜23はいずれも
非導通状態となる一方、n−MOSトランジスタ25〜
28はいずれも導通状態となる。従って、接点Cは
「0」レベルとなり、p−MOSトランジスタ24が導
通状態、n−MOSトランジスタ29は非導通状態とな
る。この結果、出力端子Oには、n−MOSトランジス
タ27及び28を介して接地電位すなわち「0」レベル
が出力される。When the first and second signals are both at "1" level, all of the p-MOS transistors 20 to 23 are turned off, while the n-MOS transistors 25 to 25 are turned off.
28 are all conducting. Therefore, the contact C is at the “0” level, the p-MOS transistor 24 is conducting, and the n-MOS transistor 29 is non-conducting. As a result, the ground potential, that is, the “0” level is output to the output terminal O via the n-MOS transistors 27 and 28.
【0006】第一の信号が「0」レベルで第二の信号が
「1」レベルの場合、p−MOSトランジスタ20及び
22は導通状態となり、p−MOSトランジスタ21及
び23は非導通状態となる。一方、n−MOSトランジ
スタ25及び27は導通状態となり、n−MOSトラン
ジスタ26及び28は非導通状態となる。従って、接点
Cは「0」レベルとなり、p−MOSトランジスタ24
は導通状態、n−MOSトランジスタ29は非導通状態
となる。この結果、出力端子Oには、p−MOSトラン
ジスタ22及び24を介して電源電位すなわち「1」レ
ベルが出力される。When the first signal is at "0" level and the second signal is at "1" level, the p-MOS transistors 20 and 22 are turned on, and the p-MOS transistors 21 and 23 are turned off. . On the other hand, the n-MOS transistors 25 and 27 are turned on, and the n-MOS transistors 26 and 28 are turned off. Therefore, the contact C becomes "0" level, and the p-MOS transistor 24
Is turned on, and the n-MOS transistor 29 is turned off. As a result, the power supply potential, that is, the “1” level is output to the output terminal O via the p-MOS transistors 22 and 24.
【0007】第一の信号が「1」レベルで第二の信号が
「0」レベルの場合、p−MOSトランジスタ20及び
22は非導通状態となり、p−MOSトランジスタ21
及び23は導通状態となる。一方、n−MOSトランジ
スタ25及び27は非導通状態となり、n−MOSトラ
ンジスタ26及び28は導通状態となる。従って、接点
Cは「0」レベルとなり、p−MOSトランジスタ24
は導通状態、n−MOSトランジスタ29は非導通状態
となる。この結果、出力端子Oには、p−MOSトラン
ジスタ22及び24を介して電源電位すなわち「1」レ
ベルが出力される。When the first signal is at "1" level and the second signal is at "0" level, p-MOS transistors 20 and 22 are turned off and p-MOS transistor 21 is turned off.
And 23 are conducting. On the other hand, the n-MOS transistors 25 and 27 are turned off, and the n-MOS transistors 26 and 28 are turned on. Therefore, the contact C becomes "0" level, and the p-MOS transistor 24
Is turned on, and the n-MOS transistor 29 is turned off. As a result, the power supply potential, that is, the “1” level is output to the output terminal O via the p-MOS transistors 22 and 24.
【0008】[0008]
【発明が解決しようとする課題】近年、大容量の情報処
理を行う必要性が高まり、それに伴って論理回路の処理
すべきビット数も増加している。しかし、従来の論理回
路では、回路構成が大規模化し、動作速度等の動作性能
の低下が避けられなかった。特に図4に示した論理回路
では、素子数が10個と比較的多く、回路の占める面積
が大きく、且つ動作速度も遅かった。In recent years, the necessity of performing large-capacity information processing has increased, and accordingly, the number of bits to be processed by a logic circuit has increased. However, in the conventional logic circuit, the circuit configuration has been increased in scale, and it has been inevitable that the operation performance such as the operation speed is reduced. In particular, in the logic circuit shown in FIG. 4, the number of elements was relatively large at 10, the area occupied by the circuit was large, and the operation speed was low.
【0009】[0009]
【発明の目的】そこで本発明は、回路構成素子数が少な
く、高速で動作する論理回路を提供することを目的とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a logic circuit having a small number of circuit components and operating at high speed.
【0010】[0010]
【課題を解決するための手段】本発明の論理回路は、ゲ
ートは第一の信号を入力する第一の入力端子に、ソース
は第二の信号を入力する第二の入力端子に、ドレインは
出力端子にそれぞれ接続された第一の第一極性MOSト
ランジスタと;ゲートは第二の入力端子に、ソースは第
一の入力端子に、ドレインは出力端子にそれぞれ接続さ
れた第二の第一極性MOSトランジスタと;ゲートは第
一の入力端子に、ソースは第一の電源にそれぞれ接続さ
れた第三の第一極性MOSトランジスタと;ゲートは第
二の入力端子に、ソースは第三の第一極性MOSトラン
ジスタのドレインに、ドレインは第一の接点にそれぞれ
接続された第四の第一極性MOSトランジスタと;ゲー
トは第一の入力端子に、ソースは第二の電源にそれぞれ
接続された第一の第二極性MOSトランジスタと;ゲー
トは第二の入力端子に、ソースは第一の第二極性MOS
トランジスタのドレインに、ドレインは出力端子にそれ
ぞれ接続された第二の第二極性MOSトランジスタと;
ゲートは出力端子に、ソースは第二の電源に、ドレイン
は第一の接点に接続された第三の第二極性MOSトラン
ジスタと;ゲートは第一の接点に、ソースは第二の電源
に、ドレインは出力端子に接続された第四の第二極性M
OSトランジスタと;を備えた構成としたことにより、
上記問題点を解決した。According to the logic circuit of the present invention, a gate is connected to a first input terminal for inputting a first signal, a source is connected to a second input terminal for inputting a second signal, and a drain is connected to a second input terminal. A first first polarity MOS transistor respectively connected to the output terminal; a gate connected to the second input terminal, a source connected to the first input terminal, and a drain connected to the output terminal to the second first polarity MOS transistor. A MOS transistor; a gate connected to the first input terminal; a source connected to the first power supply; a third first polarity MOS transistor; a gate connected to the second input terminal, and a source connected to the third first input terminal. A fourth first polarity MOS transistor connected to the drain of the polarity MOS transistor, the drain being connected to the first contact, respectively; a gate connected to the first input terminal, and a source connected to the second power supply, respectively; of Bipolar MOS transistor and; gate to the second input terminal, a source the first second polarity MOS
A second second polarity MOS transistor, the drain of which is connected to the output terminal of the transistor;
A gate to the output terminal, a source to the second power supply, a drain to a third second polarity MOS transistor connected to the first contact; a gate to the first contact, a source to the second power supply, The drain is a fourth second polarity M connected to the output terminal.
And an OS transistor;
The above problem has been solved.
【0011】前記第一及び第二極性MOSトランジスタ
としては、例えば第一極性MOSトランジスタはp−チ
ャンネルMOSトランジスタ、第二極性MOSトランジ
スタはn−チャンネルMOSトランジスタをそれぞれ採
用することができ、この場合、論理回路は排他的OR回
路となる。また、その逆の組み合わせ、すなわち第一極
性MOSトランジスタはn−チャンネルMOSトランジ
スタ、第二極性MOSトランジスタはp−チャンネルM
OSトランジスタをそれぞれ採用してもよく、この場
合、論理回路は排他的NOR回路となる。As the first and second polarity MOS transistors, for example, the first polarity MOS transistor can be a p-channel MOS transistor, and the second polarity MOS transistor can be an n-channel MOS transistor. The logic circuit is an exclusive OR circuit. The opposite combination, that is, the first polarity MOS transistor is an n-channel MOS transistor, and the second polarity MOS transistor is a p-channel M
OS transistors may be employed respectively, and in this case, the logic circuit is an exclusive NOR circuit.
【0012】[0012]
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図1は、本発明の一実施例を示す回路
図である。本実施例は、排他的(exclusive)
OR回路の場合を示す。この論理回路は、p−MOSト
ランジスタ1〜4及びn−MOSトランジスタ5〜8か
ら成る。p−MOSトランジスタ1のゲートは第一の信
号を入力する入力端子Aに、ソースは第二の信号を入力
する入力端子Bに、ドレインは出力端子Oに接続されて
いる。p−MOSトランジスタ2のゲートは入力端子B
に、ソースは入力端子Aに、ドレインは出力端子Oに接
続されている。p−MOSトランジスタ3のゲートは入
力端子Aに、ソースは電源に、ドレインはp−MOSト
ランジスタ4のソースに接続されている。p−MOSト
ランジスタ4のゲートは入力端子Bに、ドレインは接点
Eに接続されている。n−MOSトランジスタ5のゲー
トは入力端子Bに、ソースはn−MOSトランジスタ6
のドレインに、ドレインは出力端子Oに接続されてい
る。n−MOSトランジスタ6のゲートは入力端子A
に、ソースは大地に接続されている。n−MOSトラン
ジスタ7のゲートは出力端子Oに、ソースは大地に、ド
レインは接点Eに接続されている。n−MOSトランジ
スタ8のゲートは接点Eに、ソースは大地に、ドレイン
は出力端子Oに接続されている。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing one embodiment of the present invention. This embodiment is exclusive.
The case of an OR circuit is shown. This logic circuit comprises p-MOS transistors 1-4 and n-MOS transistors 5-8. The gate of the p-MOS transistor 1 is connected to the input terminal A for inputting the first signal, the source is connected to the input terminal B for inputting the second signal, and the drain is connected to the output terminal O. The gate of the p-MOS transistor 2 is connected to the input terminal B
The source is connected to the input terminal A, and the drain is connected to the output terminal O. The gate of the p-MOS transistor 3 is connected to the input terminal A, the source is connected to the power supply, and the drain is connected to the source of the p-MOS transistor 4. The gate of the p-MOS transistor 4 is connected to the input terminal B, and the drain is connected to the contact E. The gate of the n-MOS transistor 5 is connected to the input terminal B, and the source is set to the n-MOS transistor 6.
And the drain is connected to the output terminal O. The gate of the n-MOS transistor 6 has an input terminal A
In addition, the source is connected to the ground. The gate of the n-MOS transistor 7 is connected to the output terminal O, the source is connected to the ground, and the drain is connected to the contact point E. The gate of the n-MOS transistor 8 is connected to the contact point E, the source is connected to ground, and the drain is connected to the output terminal O.
【0013】上記構成の論理回路において、第一及び第
二の信号がともに「0」レベルの場合、p−MOSトラ
ンジスタ1〜4はいずれも導通状態となる一方、n−M
OSトランジスタ5及び6は非導通状態となる。このと
き、n−MOSトランジスタ7のゲートにはp−MOS
トランジスタ1及び2を介して第一及び第二の信号の
「0」レベルが入力されるので、n−MOSトランジス
タ7は非導通状態となる。また、接点Eはp−MOSト
ランジスタ3及び4を介して電源電位すなわち「1」レ
ベルとなり、n−MOSトランジスタ8は導通状態とな
る。この結果、出力端子Oには、n−MOSトランジス
タ8を介して接地電位すなわち「0」レベルが出力され
る。In the logic circuit having the above configuration, when the first and second signals are both at "0" level, all of the p-MOS transistors 1 to 4 are turned on, while the n-M transistors are turned on.
OS transistors 5 and 6 are turned off. At this time, the gate of the n-MOS transistor 7 is connected to the p-MOS
Since the “0” levels of the first and second signals are input through the transistors 1 and 2, the n-MOS transistor 7 is turned off. Further, the contact E becomes the power supply potential, that is, the "1" level via the p-MOS transistors 3 and 4, and the n-MOS transistor 8 becomes conductive. As a result, the ground potential, that is, the “0” level is output to the output terminal O via the n-MOS transistor 8.
【0014】第一及び第二の信号がともに「1」レベル
の場合、p−MOSトランジスタ1〜4はいずれも非導
通状態となる一方、n−MOSトランジスタ5及び6は
導通状態となる。このとき、n−MOSトランジスタ7
のゲートにはn−MOSトランジスタ5及び6を介して
接地電位すなわち「0」レベルが入力されるので、n−
MOSトランジスタ7は非導通状態となる。また、接点
Eはフローティング状態となる。この結果、出力端子O
には、n−MOSトランジスタ5及び6を介して接地電
位すなわち「0」レベルが出力される。When both the first and second signals are at "1" level, all of the p-MOS transistors 1 to 4 are turned off, while the n-MOS transistors 5 and 6 are turned on. At this time, the n-MOS transistor 7
Is input with the ground potential, that is, the "0" level through the n-MOS transistors 5 and 6.
MOS transistor 7 is turned off. The contact E is in a floating state. As a result, the output terminal O
Outputs the ground potential, that is, the “0” level via the n-MOS transistors 5 and 6.
【0015】第一の信号が「0」レベルで第二の信号が
「1」レベルの場合、p−MOSトランジスタ1及び3
は導通状態となり、p−MOSトランジスタ2及び4は
非導通状態となる。一方、n−MOSトランジスタ5は
導通状態となり、n−MOSトランジスタ6は非導通状
態となる。このとき、n−MOSトランジスタ7のゲー
トにはp−MOSトランジスタ1を介して第二の信号の
「1」レベルが入力されるので、n−MOSトランジス
タ7は導通状態となる。従って、接点Eは「0」レベル
となり、n−MOSトランジスタ8は非導通状態とな
る。この結果、出力端子Oには、p−MOSトランジス
タ1を介して第二の信号のレベルすなわち「1」レベル
が出力される。When the first signal is at "0" level and the second signal is at "1" level, p-MOS transistors 1 and 3
Is turned on, and the p-MOS transistors 2 and 4 are turned off. On the other hand, n-MOS transistor 5 is turned on, and n-MOS transistor 6 is turned off. At this time, since the “1” level of the second signal is input to the gate of the n-MOS transistor 7 via the p-MOS transistor 1, the n-MOS transistor 7 is turned on. Therefore, the contact E becomes "0" level, and the n-MOS transistor 8 is turned off. As a result, the level of the second signal, that is, the “1” level is output to the output terminal O via the p-MOS transistor 1.
【0016】第一の信号が「1」レベルで第二の信号が
「0」レベルの場合、p−MOSトランジスタ1及び3
は非導通状態となり、p−MOSトランジスタ2及び4
は導通状態となる。一方、n−MOSトランジスタ5は
非導通状態となり、n−MOSトランジスタ6は導通状
態となる。このとき、n−MOSトランジスタ7のゲー
トにはp−MOSトランジスタ2を介して第一の信号の
「1」レベルが入力されるので、n−MOSトランジス
タ7は導通状態となる。従って、接点Eは「0」レベル
となり、n−MOSトランジスタ8は非導通状態とな
る。この結果、出力端子Oには、p−MOSトランジス
タ2を介して第一の信号のレベルすなわち「1」レベル
が出力される。When the first signal is at "1" level and the second signal is at "0" level, p-MOS transistors 1 and 3
Becomes non-conductive, and the p-MOS transistors 2 and 4
Becomes conductive. On the other hand, n-MOS transistor 5 is turned off, and n-MOS transistor 6 is turned on. At this time, since the “1” level of the first signal is input to the gate of the n-MOS transistor 7 via the p-MOS transistor 2, the n-MOS transistor 7 is turned on. Therefore, the contact E becomes "0" level, and the n-MOS transistor 8 is turned off. As a result, the level of the first signal, that is, the “1” level is output to the output terminal O via the p-MOS transistor 2.
【0017】次に、本発明の他の実施例について説明す
る。図2は、本実施例の回路図である。本実施例は、排
他的NOR回路の場合を示す。この論理回路は、n−M
OSトランジスタ9〜12及びp−MOSトランジスタ
13〜16から成る。n−MOSトランジスタ9のゲー
トは第一の信号を入力する入力端子A’に、ソースは第
二の信号を入力する入力端子B’に、ドレインは出力端
子O’に接続されている。n−MOSトランジスタ10
のゲートは入力端子B’に、ソースは入力端子A’に、
ドレインは出力端子O’に接続されている。n−MOS
トランジスタ11のゲートは入力端子A’に、ソースは
大地に、ドレインはn−MOSトランジスタ12のソー
スに接続されている。n−MOSトランジスタ12のゲ
ートは入力端子B’に、ドレインは接点Fに接続されて
いる。p−MOSトランジスタ13のゲートは入力端子
B’に、ソースはp−MOSトランジスタ14のドレイ
ンに、ドレインは出力端子O’に接続されている。p−
MOSトランジスタ14のゲートは入力端子A’に、ソ
ースは電源に接続されている。p−MOSトランジスタ
15のゲートは出力端子O’に、ソースは電源に、ドレ
インは接点Fに接続されている。p−MOSトランジス
タ16のゲートは接点Fに、ソースは電源に、ドレイン
は出力端子O’に接続されている。Next, another embodiment of the present invention will be described. FIG. 2 is a circuit diagram of the present embodiment. This embodiment shows a case of an exclusive NOR circuit. This logic circuit has n-M
It comprises OS transistors 9 to 12 and p-MOS transistors 13 to 16. The gate of the n-MOS transistor 9 is connected to the input terminal A 'for inputting the first signal, the source is connected to the input terminal B' for inputting the second signal, and the drain is connected to the output terminal O '. n-MOS transistor 10
The gate to the input terminal B ', the source to the input terminal A',
The drain is connected to the output terminal O '. n-MOS
The gate of the transistor 11 is connected to the input terminal A ′, the source is connected to ground, and the drain is connected to the source of the n-MOS transistor 12. The gate of the n-MOS transistor 12 is connected to the input terminal B ′, and the drain is connected to the contact F. The gate of the p-MOS transistor 13 is connected to the input terminal B ', the source is connected to the drain of the p-MOS transistor 14, and the drain is connected to the output terminal O'. p-
The gate of the MOS transistor 14 is connected to the input terminal A ′, and the source is connected to the power supply. The gate of the p-MOS transistor 15 is connected to the output terminal O ′, the source is connected to the power supply, and the drain is connected to the contact F. The gate of the p-MOS transistor 16 is connected to the contact F, the source is connected to the power supply, and the drain is connected to the output terminal O ′.
【0018】上記構成の論理回路において、第一及び第
二の信号がともに「0」レベルの場合、n−MOSトラ
ンジスタ9〜12はいずれも非導通状態となる一方、p
−MOSトランジスタ13及び14は導通状態となる。
このとき、p−MOSトランジスタ15のゲートにはp
−MOSトランジスタ13及び14を介して電源電位す
なわち「1」レベルが入力されるので、p−MOSトラ
ンジスタ15は非導通状態となる。また、接点Fはフロ
ーティング状態となる。この結果、出力端子O’には、
p−MOSトランジスタ13及び14を介して電源電位
すなわち「1」レベルが出力される。In the logic circuit having the above configuration, when both the first and second signals are at "0" level, all of the n-MOS transistors 9 to 12 are turned off,
-The MOS transistors 13 and 14 are turned on.
At this time, the gate of the p-MOS transistor 15 has p
Since the power supply potential, that is, the “1” level is input through the MOS transistors 13 and 14, the p-MOS transistor 15 is turned off. The contact F is in a floating state. As a result, the output terminal O '
The power supply potential, that is, the “1” level is output via the p-MOS transistors 13 and 14.
【0019】第一及び第二の信号がともに「1」レベル
の場合、n−MOSトランジスタ9〜12はいずれも導
通状態となる一方、p−MOSトランジスタ13及び1
4は非導通状態となる。このとき、p−MOSトランジ
スタ15のゲートにはn−MOSトランジスタ9及び1
0を介して第一及び第二の信号の「1」レベルが入力さ
れるので、p−MOSトランジスタ15は非導通状態と
なる。また、接点Fはn−MOSトランジスタ11及び
12を介して接地電位すなわち「0」レベルとなり、p
−MOSトランジスタ16は導通状態となる。この結
果、出力端子O’には、p−MOSトランジスタ16を
介して電源電位すなわち「1」レベルが出力される。When the first and second signals are both at "1" level, all of the n-MOS transistors 9 to 12 are turned on, while the p-MOS transistors 13 and 1 are turned on.
4 is non-conductive. At this time, the n-MOS transistors 9 and 1 are connected to the gate of the p-MOS transistor 15.
Since the “1” level of the first and second signals is input via “0”, the p-MOS transistor 15 is turned off. The contact F is at the ground potential, ie, “0” level via the n-MOS transistors 11 and 12,
-MOS transistor 16 is rendered conductive. As a result, the power supply potential, that is, the “1” level is output to the output terminal O ′ via the p-MOS transistor 16.
【0020】第一の信号が「0」レベルで第二の信号が
「1」レベルの場合、n−MOSトランジスタ9及び1
1は非導通状態となり、n−MOSトランジスタ10及
び12は導通状態となる。一方、p−MOSトランジス
タ13は非導通状態となり、p−MOSトランジスタ1
4は導通状態となる。このとき、p−MOSトランジス
タ15のゲートにはn−MOSトランジスタ10を介し
て第一の信号の「0」レベルが入力されるので、p−M
OSトランジスタ15は導通状態となる。従って、接点
Fは「1」レベルとなり、p−MOSトランジスタ16
は非導通状態となる。この結果、出力端子O’には、n
−MOSトランジスタ10を介して第一の信号のレベル
すなわち「0」レベルが出力される。When the first signal is at "0" level and the second signal is at "1" level, n-MOS transistors 9 and 1
1 is turned off, and the n-MOS transistors 10 and 12 are turned on. On the other hand, the p-MOS transistor 13 is turned off, and the p-MOS transistor 1
4 is conductive. At this time, since the “0” level of the first signal is input to the gate of the p-MOS transistor 15 via the n-MOS transistor 10, p-M
The OS transistor 15 is turned on. Therefore, the contact F becomes "1" level, and the p-MOS transistor 16
Becomes non-conductive. As a result, n is output to the output terminal O ′.
-The level of the first signal, that is, the "0" level is output via the MOS transistor 10.
【0021】第一の信号が「1」レベルで第二の信号が
「0」レベルの場合、n−MOSトランジスタ9及び1
1は導通状態となり、n−MOSトランジスタ10及び
12は非導通状態となる。一方、p−MOSトランジス
タ13は導通状態となり、p−MOSトランジスタ14
は非導通状態となる。このとき、p−MOSトランジス
タ15のゲートにはn−MOSトランジスタ9を介して
第二の信号の「0」レベルが入力されるので、p−MO
Sトランジスタ15は導通状態となる。従って、接点F
は「1」レベルとなり、p−MOSトランジスタ16は
非導通状態となる。この結果、出力端子O’には、n−
MOSトランジスタ9を介して第二の信号のレベルすな
わち「0」レベルが出力される。When the first signal is at "1" level and the second signal is at "0" level, n-MOS transistors 9 and 1
1 is turned on, and the n-MOS transistors 10 and 12 are turned off. On the other hand, the p-MOS transistor 13 becomes conductive, and the p-MOS transistor 14
Becomes non-conductive. At this time, since the “0” level of the second signal is input to the gate of the p-MOS transistor 15 via the n-MOS transistor 9, p-MO
S transistor 15 is rendered conductive. Therefore, contact F
Becomes "1" level, and p-MOS transistor 16 is turned off. As a result, n- is connected to the output terminal O ′.
The level of the second signal, that is, the “0” level is output via the MOS transistor 9.
【0022】[0022]
【発明の効果】以上説明したように本発明は、トランジ
スタ素子数が8素子と従来の論理回路よりも少ないの
で、回路面積が比較的小さく、且つ高速で動作するとい
う効果がある。As described above, the present invention has the effect that the number of transistor elements is eight, which is smaller than that of the conventional logic circuit, so that the circuit area is relatively small and the circuit operates at high speed.
【図1】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図2】本発明の他の実施例を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the present invention.
【図3】従来の論理回路を示すブロック図である。FIG. 3 is a block diagram showing a conventional logic circuit.
【図4】図3の論理回路の具体的素子構成を示す回路図
である。FIG. 4 is a circuit diagram showing a specific element configuration of the logic circuit of FIG. 3;
1〜4,13〜16 p−MOSトランジスタ 5〜12 n−MOSトランジスタ A,A’,B,B’ 入力端子 O,O’ 出力端子 E,F 接点 1-4,13-16 p-MOS transistor 5-12 n-MOS transistor A, A ', B, B' input terminal O, O 'output terminal E, F contact
Claims (3)
力端子に、ソースは第二の信号を入力する第二の入力端
子に、ドレインは出力端子にそれぞれ接続された第一の
第一極性MOSトランジスタと;ゲートは第二の入力端
子に、ソースは第一の入力端子に、ドレインは出力端子
にそれぞれ接続された第二の第一極性MOSトランジス
タと;ゲートは第一の入力端子に、ソースは第一の電源
にそれぞれ接続された第三の第一極性MOSトランジス
タと;ゲートは第二の入力端子に、ソースは第三の第一
極性MOSトランジスタのドレインに、ドレインは第一
の接点にそれぞれ接続された第四の第一極性MOSトラ
ンジスタと;ゲートは第一の入力端子に、ソースは第二
の電源にそれぞれ接続された第一の第二極性MOSトラ
ンジスタと;ゲートは第二の入力端子に、ソースは第一
の第二極性MOSトランジスタのドレインに、ドレイン
は出力端子にそれぞれ接続された第二の第二極性MOS
トランジスタと;ゲートは出力端子に、ソースは第二の
電源に、ドレインは第一の接点に接続された第三の第二
極性MOSトランジスタと;ゲートは第一の接点に、ソ
ースは第二の電源に、ドレインは出力端子に接続された
第四の第二極性MOSトランジスタと;を備えたことを
特徴とする論理回路。A gate is connected to a first input terminal for receiving a first signal, a source is connected to a second input terminal for receiving a second signal, and a drain is connected to a first input terminal. A second polarity MOS transistor having a gate connected to the second input terminal, a source connected to the first input terminal, and a drain connected to the output terminal; and a gate connected to the first input terminal. A source having a third first polarity MOS transistor respectively connected to the first power supply; a gate having a second input terminal; a source having a drain of the third first polarity MOS transistor; A fourth first-polarity MOS transistor respectively connected to the contacts of the following; a gate is connected to the first input terminal, and a source is a first second-polarity MOS transistor respectively connected to the second power supply; Is connected to the second input terminal, the source is connected to the drain of the first second polarity MOS transistor, and the drain is connected to the output terminal.
A transistor; a gate connected to the output terminal; a source connected to the second power supply; a drain connected to the first contact; a third second polarity MOS transistor; a gate connected to the first contact; A power supply comprising: a fourth second-polarity MOS transistor having a drain connected to an output terminal;
チャンネルMOSトランジスタであり、前記第二極性M
OSトランジスタはn−チャンネルMOSトランジスタ
である、請求項1に記載の論理回路。2. The method according to claim 1, wherein the first polarity MOS transistor is p-type.
A channel MOS transistor having the second polarity M
The logic circuit according to claim 1, wherein the OS transistor is an n-channel MOS transistor.
チャンネルMOSトランジスタであり、前記第二極性M
OSトランジスタはp−チャンネルMOSトランジスタ
である、請求項1に記載の論理回路。3. The method according to claim 1, wherein the first polarity MOS transistor is n-
A channel MOS transistor having the second polarity M
The logic circuit according to claim 1, wherein the OS transistor is a p-channel MOS transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3354697A JP2743670B2 (en) | 1991-12-19 | 1991-12-19 | Logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3354697A JP2743670B2 (en) | 1991-12-19 | 1991-12-19 | Logic circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05175826A JPH05175826A (en) | 1993-07-13 |
JP2743670B2 true JP2743670B2 (en) | 1998-04-22 |
Family
ID=18439298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3354697A Expired - Lifetime JP2743670B2 (en) | 1991-12-19 | 1991-12-19 | Logic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2743670B2 (en) |
-
1991
- 1991-12-19 JP JP3354697A patent/JP2743670B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05175826A (en) | 1993-07-13 |
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