JP2733030B2 - 電圧調整器 - Google Patents
電圧調整器Info
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- JP2733030B2 JP2733030B2 JP6325654A JP32565494A JP2733030B2 JP 2733030 B2 JP2733030 B2 JP 2733030B2 JP 6325654 A JP6325654 A JP 6325654A JP 32565494 A JP32565494 A JP 32565494A JP 2733030 B2 JP2733030 B2 JP 2733030B2
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【0001】
【産業上の利用分野】この発明は、電気的にプログラマ
ブルな不揮発性半導体メモリ・デバイス用電圧調整器に
関するものである。もう少し詳しく云えば、この発明
は、プログラミング電圧が供給され且つこのプログラミ
ング電圧の分圧器に接続された入力端子及び少なくとも
1個のメモリ・セルのプログラミング・ラインに接続さ
れた出力端子を有する利得段を備えたタイプの電圧調整
器に関するものである。
ブルな不揮発性半導体メモリ・デバイス用電圧調整器に
関するものである。もう少し詳しく云えば、この発明
は、プログラミング電圧が供給され且つこのプログラミ
ング電圧の分圧器に接続された入力端子及び少なくとも
1個のメモリ・セルのプログラミング・ラインに接続さ
れた出力端子を有する利得段を備えたタイプの電圧調整
器に関するものである。
【0002】周知のように、個々の不揮発性メモリ・セ
ルはMOSトランジスタを備え、そのチャネル領域の上
方に配置されたゲート電極は浮遊している、即ち当該メ
モリ・セル及びこれが挿入される回路の他の全ての端子
に高い連続インピーダンスを呈する。メモリ・セルは制
御ゲートと呼ばれる第2の電極も有し、この第2の電極
は適切なコマンド電圧により制御される。トランジスタ
の他の電極は、通常のドレイン端子、ソース端子及び基
板端子である。
ルはMOSトランジスタを備え、そのチャネル領域の上
方に配置されたゲート電極は浮遊している、即ち当該メ
モリ・セル及びこれが挿入される回路の他の全ての端子
に高い連続インピーダンスを呈する。メモリ・セルは制
御ゲートと呼ばれる第2の電極も有し、この第2の電極
は適切なコマンド電圧により制御される。トランジスタ
の他の電極は、通常のドレイン端子、ソース端子及び基
板端子である。
【0003】セル端子に適切な電圧を印加することによ
り、例えば周知のホウラー・ノーハイムのトンネル現象
及び/又はチャネル熱電子注入現象を利用して、浮遊ゲ
ート中に存在する電荷量を変えることが可能である。こ
れは、トランジスタを2つの論理段階に置かせる、すな
わち第1の状態は“高い”閾値電圧でそして第2の状態
は“低い”閾値電圧である。もしこれら2つの値の中間
の電圧が制御ゲートに印加されるならば、トランジスタ
がドレイン端子とソース端子の間で閾値電圧値に依存す
る低い又は高いインピーダンスを呈するので、トランジ
スタの状態を“読み出す”ことが可能である。従って、
トランジスタは論理メモリ素子と考えることができる。
り、例えば周知のホウラー・ノーハイムのトンネル現象
及び/又はチャネル熱電子注入現象を利用して、浮遊ゲ
ート中に存在する電荷量を変えることが可能である。こ
れは、トランジスタを2つの論理段階に置かせる、すな
わち第1の状態は“高い”閾値電圧でそして第2の状態
は“低い”閾値電圧である。もしこれら2つの値の中間
の電圧が制御ゲートに印加されるならば、トランジスタ
がドレイン端子とソース端子の間で閾値電圧値に依存す
る低い又は高いインピーダンスを呈するので、トランジ
スタの状態を“読み出す”ことが可能である。従って、
トランジスタは論理メモリ素子と考えることができる。
【0004】浮遊ゲートが他のどのセル端子にも高いイ
ンピーダンスを呈するので、トランジスタの挿入されて
いる回路の電源が断たれても、浮遊ゲートに貯えられた
電荷は不定時間の間持続し得る。従って、メモリ・セル
は不揮発性メモリ特性を呈する。
ンピーダンスを呈するので、トランジスタの挿入されて
いる回路の電源が断たれても、浮遊ゲートに貯えられた
電荷は不定時間の間持続し得る。従って、メモリ・セル
は不揮発性メモリ特性を呈する。
【0005】電荷が浮遊ゲートに貯えられる動作は“プ
ログラミング”と云われるが、電荷が浮遊ゲートから除
かれる動作は“消去”と云われる。一般に、半導体上に
集積された不揮発性メモリ回路は、“ワード・ライン”
と呼ばれる行及び“ビット・ライン”と呼ばれる列に構
成された上述のタイプの多数のメモリ・セルを備えてい
る。同一のワード・ラインに属するメモリ・セルはそれ
ぞれの制御ゲートを制御する電気ラインを共通に有する
が、同一のビット・ラインに属するメモリ・セルはドレ
イン端子を共通に有する。
ログラミング”と云われるが、電荷が浮遊ゲートから除
かれる動作は“消去”と云われる。一般に、半導体上に
集積された不揮発性メモリ回路は、“ワード・ライン”
と呼ばれる行及び“ビット・ライン”と呼ばれる列に構
成された上述のタイプの多数のメモリ・セルを備えてい
る。同一のワード・ラインに属するメモリ・セルはそれ
ぞれの制御ゲートを制御する電気ラインを共通に有する
が、同一のビット・ラインに属するメモリ・セルはドレ
イン端子を共通に有する。
【0006】不揮発性メモリ・セル、特にフラッシュ・
タイプのものでは、プログラミング動作中ドレイン電圧
Vd即ちビット・ラインに印加される電圧を正確に制御
する必要があることも知られている。上記ドレイン電圧
は下記のように2〜3の状態を実際に満足しなければな
らない。 − メモリ・セルに速いプログラミングをさせる程高く
なければならない。 − 同時に、メモリ・セルの部分的消去又は使用時のメ
モリ・セルの特性の劣下から成るいわゆる“ソフト消
去”現象を避ける程低くなければならない、そして − 信頼性のためには、“バイポーラ寄生”として知ら
れた現象を誘発するのを常に避けるようでなければなら
ない。 そのような電圧の最適範囲は、一般にむしろ低く、典型
的な例では5〜6ボルトである。
タイプのものでは、プログラミング動作中ドレイン電圧
Vd即ちビット・ラインに印加される電圧を正確に制御
する必要があることも知られている。上記ドレイン電圧
は下記のように2〜3の状態を実際に満足しなければな
らない。 − メモリ・セルに速いプログラミングをさせる程高く
なければならない。 − 同時に、メモリ・セルの部分的消去又は使用時のメ
モリ・セルの特性の劣下から成るいわゆる“ソフト消
去”現象を避ける程低くなければならない、そして − 信頼性のためには、“バイポーラ寄生”として知ら
れた現象を誘発するのを常に避けるようでなければなら
ない。 そのような電圧の最適範囲は、一般にむしろ低く、典型
的な例では5〜6ボルトである。
【0007】上述した条件は、製造方法、特にメモリ・
セルの長さに依存して可変であることにも注目された
い。製造方法次第では、メモリ・セル特にポリシリコン
層の寸法が変動し、そしてこれは製造中の重要なパラメ
ータの1つになる。
セルの長さに依存して可変であることにも注目された
い。製造方法次第では、メモリ・セル特にポリシリコン
層の寸法が変動し、そしてこれは製造中の重要なパラメ
ータの1つになる。
【0008】上述した全ての観察結果から導かれた結論
は、プログラミング動作中に正しい電圧をビット・ライ
ンへ供給するために特別に精密で正確な電圧調整器をメ
モリ回路に設ける必要があると云うことである。
は、プログラミング動作中に正しい電圧をビット・ライ
ンへ供給するために特別に精密で正確な電圧調整器をメ
モリ回路に設ける必要があると云うことである。
【0009】既知技術は、この要件を満たす幾つかの解
決策を既に提案している。一般に、外部からメモリ回路
へ供給される電圧が実質的に2つ、特に5Vの電源電圧
VCCおよび12Vのプログラミング電圧VPPであるの
で、ドレイン電圧の制御は、通常、プログラミング電圧
VPPを分圧することで行われる。このようにして、温度
及び回路製造方法パラメータに関しては比較的安定であ
り且つプログラミング電圧VPPで±5%だけ変わり得る
ドレイン電圧が得られる。
決策を既に提案している。一般に、外部からメモリ回路
へ供給される電圧が実質的に2つ、特に5Vの電源電圧
VCCおよび12Vのプログラミング電圧VPPであるの
で、ドレイン電圧の制御は、通常、プログラミング電圧
VPPを分圧することで行われる。このようにして、温度
及び回路製造方法パラメータに関しては比較的安定であ
り且つプログラミング電圧VPPで±5%だけ変わり得る
ドレイン電圧が得られる。
【0010】図1には、プログラミング電圧を分圧する
ことにより提供される既知の第1の解決策が回路図で示
されている。図1に示した電圧調整器は、プログラミン
グ電圧ラインVPPとグランドの間に接続された3個の抵
抗R1,R2及びR3から成る抵抗分圧器を備えている。
これら抵抗と並列に一群(4個)のMOSトランジスタ
M1ないしM4がそれぞれのソース端子及びドレイン端
子により互いに直列に接続されている。第1のトランジ
スタM1のゲート端子は第1の抵抗R1と第2の抵抗R
2との接続点に接続され、第4のトランジスタM4のゲ
ート端子は第2の抵抗R2と第3の抵抗R3との接続点
に接続されている。
ことにより提供される既知の第1の解決策が回路図で示
されている。図1に示した電圧調整器は、プログラミン
グ電圧ラインVPPとグランドの間に接続された3個の抵
抗R1,R2及びR3から成る抵抗分圧器を備えている。
これら抵抗と並列に一群(4個)のMOSトランジスタ
M1ないしM4がそれぞれのソース端子及びドレイン端
子により互いに直列に接続されている。第1のトランジ
スタM1のゲート端子は第1の抵抗R1と第2の抵抗R
2との接続点に接続され、第4のトランジスタM4のゲ
ート端子は第2の抵抗R2と第3の抵抗R3との接続点
に接続されている。
【0011】ビット・ラインBLに印加された電圧は、
ゲート端子とドレイン端子が短絡されたダイオード構成
で回路中に挿入された第2のトランジスタM2のゲート
端子に取り出される。書き込み用の第1の選択トランジ
スタM6及び第2の選択トランジスタM7が有るので、
負のレベル変換が無ければ、上述した電圧は実際にはビ
ット・ラインBLに印加される。
ゲート端子とドレイン端子が短絡されたダイオード構成
で回路中に挿入された第2のトランジスタM2のゲート
端子に取り出される。書き込み用の第1の選択トランジ
スタM6及び第2の選択トランジスタM7が有るので、
負のレベル変換が無ければ、上述した電圧は実際にはビ
ット・ラインBLに印加される。
【0012】幾つかの観点から利点は有るが、この第1
の解決策は必ずしも有効ではなく或る種の欠点を呈す
る。上述したように、メモリ・セルによって吸収される
プログラミング電流は、生産中にどうしても避けられな
い固有の変動のために集積回路毎に変わり得る。プログ
ラミング電流は、回路が作動される周囲条件でも変わり
得る。
の解決策は必ずしも有効ではなく或る種の欠点を呈す
る。上述したように、メモリ・セルによって吸収される
プログラミング電流は、生産中にどうしても避けられな
い固有の変動のために集積回路毎に変わり得る。プログ
ラミング電流は、回路が作動される周囲条件でも変わり
得る。
【0013】もしビット・ラインBL従って電圧調整器
の出力段を通って流れる電流が実際には設計時のものと
違っているならば、ビット・ラインBLでの電圧も所望
の電圧と違う。加うるに、プログラミング中セルの閾値
電圧が徐々に上昇しがちであるので、セルによって吸収
される電流は時間の経過につれて減少する。上述した回
路では、電圧調整が平均プログラミング電流に基づいて
いるので、着実に良い結果が得られるとは限らない。
の出力段を通って流れる電流が実際には設計時のものと
違っているならば、ビット・ラインBLでの電圧も所望
の電圧と違う。加うるに、プログラミング中セルの閾値
電圧が徐々に上昇しがちであるので、セルによって吸収
される電流は時間の経過につれて減少する。上述した回
路では、電圧調整が平均プログラミング電流に基づいて
いるので、着実に良い結果が得られるとは限らない。
【0014】既知技術の第2の解決策は、図2に示さ
れ、ドレイン電圧がいわゆるソース・ホロワで供給さ
れ、そしてこのソース・ホロワが適当な帰還演算増幅器
で制御される。この第2の解決策でさえ欠点をなくせな
い。特に、この回路は、ビット・ラインBLの容量を増
大するので、読み出し動作が遅いことが分かった。その
上、セルの寸法特にその実際の長さが短くなると、ドレ
イン電圧の変動範囲により精密な制限がいつも課せら
れ、そしてこれがメモリ回路全体の信頼性及び性能を妥
協させることが分かった。
れ、ドレイン電圧がいわゆるソース・ホロワで供給さ
れ、そしてこのソース・ホロワが適当な帰還演算増幅器
で制御される。この第2の解決策でさえ欠点をなくせな
い。特に、この回路は、ビット・ラインBLの容量を増
大するので、読み出し動作が遅いことが分かった。その
上、セルの寸法特にその実際の長さが短くなると、ドレ
イン電圧の変動範囲により精密な制限がいつも課せら
れ、そしてこれがメモリ回路全体の信頼性及び性能を妥
協させることが分かった。
【0015】
【発明が解決しようとする課題】この発明の基礎をなす
技術的問題は、生産中の変動を最適に追求するような電
圧を出力側で定期的にビット・ラインに供給する電圧調
整器を考えることである。換言すれば、この発明の目的
は、メモリ・セルの実際の長さに適合し、付加的な回路
を導入することを避け且つ現在の解決策の諸制限を打破
できる電圧調整器を考えることである。
技術的問題は、生産中の変動を最適に追求するような電
圧を出力側で定期的にビット・ラインに供給する電圧調
整器を考えることである。換言すれば、この発明の目的
は、メモリ・セルの実際の長さに適合し、付加的な回路
を導入することを避け且つ現在の解決策の諸制限を打破
できる電圧調整器を考えることである。
【0016】
【課題を解決するための手段】この発明の基礎をなす解
決策は、電圧調整器中に、セル・ゲートを構成する材料
の抵抗率を利用することによりメモリ・セルの実際の長
さLで変わる分圧器を挿入することである。この解決策
に基づき、技術的問題は、上述して特許請求の範囲の特
徴部分に規定されたタイプの電圧調整器によって解決さ
れる。
決策は、電圧調整器中に、セル・ゲートを構成する材料
の抵抗率を利用することによりメモリ・セルの実際の長
さLで変わる分圧器を挿入することである。この解決策
に基づき、技術的問題は、上述して特許請求の範囲の特
徴部分に規定されたタイプの電圧調整器によって解決さ
れる。
【0017】
【実施例】この発明に係る電圧調整器の特徴及び利点
は、添付図面に一例として示された一実施例についての
以下の説明から明らかになろう。図において、1は少な
くとも1個の電気的にプログラマブルな不揮発性メモリ
・セル2例えばフラッシュ・セルのためのプログラミン
グ回路を全体として示す回路図である。メモリ・セル2
は、同じタイプの他のメモリ・セルと共に、浮遊ゲート
Gを有し且つ制御ゲートと名付けられた他のゲートCG
も有するMOSトランジスタで提供される。メモリ・セ
ル2は、列に配置され、それぞれのソース端子Sが全て
の同一の基準電圧例えば信号グランドGNDに接続され
そしてそれぞれのドレイン端子Dがいわゆるビット・ラ
イン5へ一緒に接続されている。
は、添付図面に一例として示された一実施例についての
以下の説明から明らかになろう。図において、1は少な
くとも1個の電気的にプログラマブルな不揮発性メモリ
・セル2例えばフラッシュ・セルのためのプログラミン
グ回路を全体として示す回路図である。メモリ・セル2
は、同じタイプの他のメモリ・セルと共に、浮遊ゲート
Gを有し且つ制御ゲートと名付けられた他のゲートCG
も有するMOSトランジスタで提供される。メモリ・セ
ル2は、列に配置され、それぞれのソース端子Sが全て
の同一の基準電圧例えば信号グランドGNDに接続され
そしてそれぞれのドレイン端子Dがいわゆるビット・ラ
イン5へ一緒に接続されている。
【0018】ビット・ライン5には、このビット・ライ
ン5を選択するために互いに直列に接続された一対のM
OSトランジスタMB及びMWが接続されている。
ン5を選択するために互いに直列に接続された一対のM
OSトランジスタMB及びMWが接続されている。
【0019】プログラミング回路1は、この発明によっ
て設計され、メモリ・セル2のプログラミング中そのド
レイン電圧Vdを調整するための電圧調整器3を備えて
いる。このため、電圧調整器3は、演算増幅器AVによ
って提供され且つ例えば単位利得を有する利得段、及び
この利得段と縦続接続されたソース・ホロワ段を備えて
いる。このソース・ホロワ段は定電流発生器IBによっ
て極性が与えられるMOSトランジスタMOUTから成
る。演算増幅器AVは非反転入力端子を有し、この非反
転入力端子には、ビット・ライン5から成る負荷に供給
するために、電圧調整器3の出力側で反復されるべき電
圧VREFが印加される。出力端子Uは演算増幅器AVの反
転入力端子に帰還接続されている。
て設計され、メモリ・セル2のプログラミング中そのド
レイン電圧Vdを調整するための電圧調整器3を備えて
いる。このため、電圧調整器3は、演算増幅器AVによ
って提供され且つ例えば単位利得を有する利得段、及び
この利得段と縦続接続されたソース・ホロワ段を備えて
いる。このソース・ホロワ段は定電流発生器IBによっ
て極性が与えられるMOSトランジスタMOUTから成
る。演算増幅器AVは非反転入力端子を有し、この非反
転入力端子には、ビット・ライン5から成る負荷に供給
するために、電圧調整器3の出力側で反復されるべき電
圧VREFが印加される。出力端子Uは演算増幅器AVの反
転入力端子に帰還接続されている。
【0020】上述した電圧VREFは、一連の抵抗R1,R
2及びR3から成る抵抗分圧器6でプログラミング電圧V
PPを分圧することにより得られる。一連の抵抗R1,R2
及びR3は、プログラミング電圧端子VPPと信号グラン
ドの間に挿入される。都合の良いことには、この発明に
よれば、電圧調整器3は、メモリ・セル2の電気長Lへ
出力電圧を適合させる少なくとも1個の回路素子を備え
ている。ここに説明する実施例では、上述した回路素子
がメモリ・セル2の長さLで変わる抵抗率を有する抵抗
R1,R2及びR3から成る抵抗分圧器6である。
2及びR3から成る抵抗分圧器6でプログラミング電圧V
PPを分圧することにより得られる。一連の抵抗R1,R2
及びR3は、プログラミング電圧端子VPPと信号グラン
ドの間に挿入される。都合の良いことには、この発明に
よれば、電圧調整器3は、メモリ・セル2の電気長Lへ
出力電圧を適合させる少なくとも1個の回路素子を備え
ている。ここに説明する実施例では、上述した回路素子
がメモリ・セル2の長さLで変わる抵抗率を有する抵抗
R1,R2及びR3から成る抵抗分圧器6である。
【0021】この発明によれば、同一材料のうちでメモ
リ・セル2のゲート端子が作られる部分を使用し従って
上記材料の内部抵抗率を利用することにより、抵抗分圧
器6は都合良く提供される。ゲート端子はその典型例が
n+ドープされたポリシリコン又はシリサイドから成る
が、このアイデアはゲートの具体例用の他の技術例えば
p+ドープされたポリシリコンの利用にまで拡張でき
る。
リ・セル2のゲート端子が作られる部分を使用し従って
上記材料の内部抵抗率を利用することにより、抵抗分圧
器6は都合良く提供される。ゲート端子はその典型例が
n+ドープされたポリシリコン又はシリサイドから成る
が、このアイデアはゲートの具体例用の他の技術例えば
p+ドープされたポリシリコンの利用にまで拡張でき
る。
【0022】抵抗分圧器即ち可変分圧器6のもっと一般
的な形態は図4に示されており、この図4の抵抗分圧器
6はN個の抵抗R1,R2,・・・・RNを備え、その各
々が並列のM個の抵抗rN1,rN2,・・・・rNMから成
り、Mの値がNの値に基づいて選ばれる。全部の抵抗r
NMは、長さLNM及び幅WNMを有するn+ドープされたポ
リシリコンの1区間によって提供される。全抵抗rNMの
値は材料部分の幅WNで変わり、この幅WNは適切に設定
された量Dに応じて設計寸法より大きく又は小さくする
ことができる。
的な形態は図4に示されており、この図4の抵抗分圧器
6はN個の抵抗R1,R2,・・・・RNを備え、その各
々が並列のM個の抵抗rN1,rN2,・・・・rNMから成
り、Mの値がNの値に基づいて選ばれる。全部の抵抗r
NMは、長さLNM及び幅WNMを有するn+ドープされたポ
リシリコンの1区間によって提供される。全抵抗rNMの
値は材料部分の幅WNで変わり、この幅WNは適切に設定
された量Dに応じて設計寸法より大きく又は小さくする
ことができる。
【0023】上記量Dは、過又は不足リソグラフィク露
光、侵された形状(attack profile)の傾斜の変動などの
ような差を処理するのに結合される。抵抗RNの値さ
え、実施例で得られた寸法と設計時の寸法との差Dに依
存する。この依存性を例示するために、表記rNM(D)
及びRNM(D)を使用する。
光、侵された形状(attack profile)の傾斜の変動などの
ような差を処理するのに結合される。抵抗RNの値さ
え、実施例で得られた寸法と設計時の寸法との差Dに依
存する。この依存性を例示するために、表記rNM(D)
及びRNM(D)を使用する。
【0024】この抵抗分圧器6の最も簡単な例は一連の
わずか2個の抵抗RNM(ただしN=2である)そしてそ
の各々は唯一の抵抗rNM(ただしM=1)で提供され
る。この例は、この発明に関する限り非制限例として図
5のAに略図で示されている。図5のAにおいて、可変
基準電圧V(D)は、第1の抵抗R1(D)と第2の抵
抗R2(D)の中間のノードN1から取り出され、メモ
リ・セルの実際の長さLに応じて変わる。これら抵抗R
NMは実際には種々の方法で得ることができる。
わずか2個の抵抗RNM(ただしN=2である)そしてそ
の各々は唯一の抵抗rNM(ただしM=1)で提供され
る。この例は、この発明に関する限り非制限例として図
5のAに略図で示されている。図5のAにおいて、可変
基準電圧V(D)は、第1の抵抗R1(D)と第2の抵
抗R2(D)の中間のノードN1から取り出され、メモ
リ・セルの実際の長さLに応じて変わる。これら抵抗R
NMは実際には種々の方法で得ることができる。
【0025】不揮発性メモリ・セル2はいわゆる2重ポ
リシリコン・レベル・タイプである。基本的には、メモ
リ・セル2の心臓部は、多結晶シリコン層S1によって
提供された浮遊ゲートGを有するMOSトランジスタで
ある。浮遊ゲートGの上方には、重畳されたポリシリコ
ン及びシリサイド層S2によって提供された制御ゲート
CGが設けられている。制御ゲートCGは、中間の誘電
体層S3によって浮遊ゲートGと容量結合される。制御
ゲートCGは、同一のライン又はワード・ラインを構成
する総てのセルに共通である。
リシリコン・レベル・タイプである。基本的には、メモ
リ・セル2の心臓部は、多結晶シリコン層S1によって
提供された浮遊ゲートGを有するMOSトランジスタで
ある。浮遊ゲートGの上方には、重畳されたポリシリコ
ン及びシリサイド層S2によって提供された制御ゲート
CGが設けられている。制御ゲートCGは、中間の誘電
体層S3によって浮遊ゲートGと容量結合される。制御
ゲートCGは、同一のライン又はワード・ラインを構成
する総てのセルに共通である。
【0026】抵抗分圧器を提供するために、従ってメモ
リ・マトリクスのワード・ライン・セルのゲートを構成
する導電体層を使用することが可能である。都合の良い
ことには、故意に導入され且つ以後ダミー・ワード・ラ
インと呼ばれるワード・ラインが適切に使用される。メ
モリ構造中に故意に挿入され且つ例えば安全のために設
けられたいわゆる冗長ラインに似ている過冗長セルのラ
インがある。使用されるダミー・ワード・ラインは適切
な相対幅及び長さW1,W2を持たなければならない。
リ・マトリクスのワード・ライン・セルのゲートを構成
する導電体層を使用することが可能である。都合の良い
ことには、故意に導入され且つ以後ダミー・ワード・ラ
インと呼ばれるワード・ラインが適切に使用される。メ
モリ構造中に故意に挿入され且つ例えば安全のために設
けられたいわゆる冗長ラインに似ている過冗長セルのラ
インがある。使用されるダミー・ワード・ラインは適切
な相対幅及び長さW1,W2を持たなければならない。
【0027】抵抗分圧器R1,・・・・RNMは、図6に
示したようにダミー・ワード・ライン・セルの制御ゲー
トCGのポリシリコン及びシリサイド導電体層S2によ
って提供される。同様に、図7に示したようにセル浮遊
ゲートGを構成するポリシリコン導電体層S1を使用す
ることが可能である。この場合には、使用されたダミー
・ワード・ラインの下にある第1のポリシリコン層S1
の構造は完全でなければならない。
示したようにダミー・ワード・ライン・セルの制御ゲー
トCGのポリシリコン及びシリサイド導電体層S2によ
って提供される。同様に、図7に示したようにセル浮遊
ゲートGを構成するポリシリコン導電体層S1を使用す
ることが可能である。この場合には、使用されたダミー
・ワード・ラインの下にある第1のポリシリコン層S1
の構造は完全でなければならない。
【0028】この解決策は、第1のポリシリコン層S1
でコンタクトを提供できる製造方法を使用できるので、
最小電流の吸収を確保するものである。事実、第1のポ
リシリコン層S1はその典型例では第2のポリシリコン
及びシリサイド層S2よりもはるかに高い固有抵抗値を
持つ。
でコンタクトを提供できる製造方法を使用できるので、
最小電流の吸収を確保するものである。事実、第1のポ
リシリコン層S1はその典型例では第2のポリシリコン
及びシリサイド層S2よりもはるかに高い固有抵抗値を
持つ。
【0029】この構成では、抵抗分圧器6と直列にMO
Sトランジスタを接続することも容易である。なお、こ
のMOSトランジスタは、抵抗分圧器6の抵抗値に比べ
ると無視し得る抵抗値を有し且つメモリ・チップの全吸
収が最小例えば待機状況又はディープ・パワー・ダウン
(deep power down)状況になければならない場合にプ
ログラミング電圧(VPP)とグランド基準電圧(GN
D)との間のパスを切るために使用される。
Sトランジスタを接続することも容易である。なお、こ
のMOSトランジスタは、抵抗分圧器6の抵抗値に比べ
ると無視し得る抵抗値を有し且つメモリ・チップの全吸
収が最小例えば待機状況又はディープ・パワー・ダウン
(deep power down)状況になければならない場合にプ
ログラミング電圧(VPP)とグランド基準電圧(GN
D)との間のパスを切るために使用される。
【0030】第3の例は、上述した2つの解決策を使用
して、ダミー・ワード・ラインの第1のポリシリコン層
S1と第2のポリシリコン層S2とを短絡させること、
及び図8に示したように両層により抵抗R1,・・・
・,RNMを提供することから成る。これら解決策は、デ
バイスのメモリ・セルのマトリクス中にダミー・ワード
・ラインを使用することにより提供され得る。この技術
は、或る制限された数のダミー・ワード・ラインを利用
するので、スペースの点で有利である。
して、ダミー・ワード・ラインの第1のポリシリコン層
S1と第2のポリシリコン層S2とを短絡させること、
及び図8に示したように両層により抵抗R1,・・・
・,RNMを提供することから成る。これら解決策は、デ
バイスのメモリ・セルのマトリクス中にダミー・ワード
・ラインを使用することにより提供され得る。この技術
は、或る制限された数のダミー・ワード・ラインを利用
するので、スペースの点で有利である。
【0031】別法して、上述したダミー・ワード・ライ
ンは、専用の区域にてセル・マトリクスの外側にも提供
され得る。抵抗分圧器6が得られる実施方法がどうであ
れ、1つ以上の基準電圧を発生するのに固定された電圧
(典型例ではVPP)分圧を使用する、電圧調整器3の使
用に何等の制限もない。
ンは、専用の区域にてセル・マトリクスの外側にも提供
され得る。抵抗分圧器6が得られる実施方法がどうであ
れ、1つ以上の基準電圧を発生するのに固定された電圧
(典型例ではVPP)分圧を使用する、電圧調整器3の使
用に何等の制限もない。
【0032】図3に提案された不揮発性メモリ・デバイ
ス中の少なくとも1個のメモリ・セルのプログラミング
電圧Vdの電圧調整器3の構造は、この発明の範囲内で
変更することができる。しかしながら、電圧調整器3
は、固定されたプログラミング電圧VPPが供給され且つ
このプログラミング電圧のための抵抗分圧器6に接続さ
れた入力端子及び少なくとも1個のメモリ・セルのプロ
グラミング・ラインVdに接続された出力端子を有する
利得段を含む。
ス中の少なくとも1個のメモリ・セルのプログラミング
電圧Vdの電圧調整器3の構造は、この発明の範囲内で
変更することができる。しかしながら、電圧調整器3
は、固定されたプログラミング電圧VPPが供給され且つ
このプログラミング電圧のための抵抗分圧器6に接続さ
れた入力端子及び少なくとも1個のメモリ・セルのプロ
グラミング・ラインVdに接続された出力端子を有する
利得段を含む。
【0033】図9ないし図11は、この発明に係る電圧
調整器の他の実施例を示す回路図である。この発明に係
る可変抵抗としてのダミー・ゲートの使用は、既知の解
決策の諸問題を打破するために、抵抗分圧器6の抵抗で
のセル・ゲート寸法の変動の最も完全な一致を確保す
る。事実、ポリシリコンの固有抵抗値の変動が中間のノ
ードでの電位を変えないような態様で、抵抗RNM(D)
は同一材料で作られた並列の抵抗rNM(D)から得られ
る。
調整器の他の実施例を示す回路図である。この発明に係
る可変抵抗としてのダミー・ゲートの使用は、既知の解
決策の諸問題を打破するために、抵抗分圧器6の抵抗で
のセル・ゲート寸法の変動の最も完全な一致を確保す
る。事実、ポリシリコンの固有抵抗値の変動が中間のノ
ードでの電位を変えないような態様で、抵抗RNM(D)
は同一材料で作られた並列の抵抗rNM(D)から得られ
る。
【0034】更に、この発明に係る電圧調整器3のサイ
ジングは、電圧調整器が純抵抗性の分圧器6を備え且つ
付加回路を必要としないので、非常に簡単である。具体
的には、メモリ・セル2のドレイン端子にはセル手段の
実際の長さに応じて変わるドレイン電圧が印加され、こ
のドレイン電圧は広い範囲で変わり得る実際の長さを持
つセルを作動でき、従ってメモリ回路の性能、融通性及
び信頼性を改善する。
ジングは、電圧調整器が純抵抗性の分圧器6を備え且つ
付加回路を必要としないので、非常に簡単である。具体
的には、メモリ・セル2のドレイン端子にはセル手段の
実際の長さに応じて変わるドレイン電圧が印加され、こ
のドレイン電圧は広い範囲で変わり得る実際の長さを持
つセルを作動でき、従ってメモリ回路の性能、融通性及
び信頼性を改善する。
【0035】
【発明の効果】要するに、この発明に係る電圧調整器の
主な利点は、電圧(その値が定期的且つ適切にメモリ・
セルの寸法に適応される)を出力側に供給することであ
る。従って、電圧調整器は、電気的にプログラマブルな
不揮発性メモリのビット・ラインへ電力を供給するのに
特に適している。
主な利点は、電圧(その値が定期的且つ適切にメモリ・
セルの寸法に適応される)を出力側に供給することであ
る。従って、電圧調整器は、電気的にプログラマブルな
不揮発性メモリのビット・ラインへ電力を供給するのに
特に適している。
【図1】既知技術によって得られた電圧調整器を含むプ
ログラミング回路の回路図である。
ログラミング回路の回路図である。
【図2】既知タイプの他の電圧調整器を含むプログラミ
ング回路の回路図である。
ング回路の回路図である。
【図3】この発明に係る電圧調整器の第1の実施例の回
路図である。
路図である。
【図4】図3の電圧調整器の細部の回路図である。
【図5】Aは図4の具体例の細部の回路図であり、そし
てBは図5Aの細部の構成図である。
てBは図5Aの細部の構成図である。
【図6】図3の電圧調整器の細部が提供される集積され
た半導体メモリ回路の一部の拡大断面図である。
た半導体メモリ回路の一部の拡大断面図である。
【図7】拡大断面図の他の例を示す図である。
【図8】拡大断面図の更に他の例を示す図である。
【図9】この発明に係る電圧調整器の他の実施例の一例
を示す回路図である。
を示す回路図である。
【図10】この発明に係る電圧調整器の他の例を示す回
路図である。
路図である。
【図11】上述した他の実施例の更に他の例を示す回路
図である。
図である。
1 プログラミング回路 2 メモリ・セル 3 電圧調整器 5 ビット・ライン 6 抵抗分圧器 VPP プログラミング電圧 R1,R2,R3 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュリオ・カサグランデ イタリア国、20041 アグラーテ・ブリ アンツァ、ヴィア・チ・オリヴェッティ 2、ケア・オブ・エスジーエス−トム ソン・マイクロエレクトロニクス・ソチ エタ・ア・レスポンサビリタ・リミター タ (56)参考文献 特開 平6−223584(JP,A) 特開 平2−5279(JP,A) 特開 昭60−103827(JP,A)
Claims (5)
- 【請求項1】 プログラミング電圧(VPP)が供給され且
つこのプログラミング電圧(VPP)の分圧器(6)に接続され
た入力端子及び少なくとも1個のメモリ・セル(2)のプ
ログラミング・ライン(5)に接続された出力端子(U)を有
する利得段を備えたタイプの電気的にプログラマブルな
不揮発性半導体メモリ・デバイス用電圧調整器(3)にお
いて、 前記メモリ・セル(2)の長さ(L)に基づいてプログラミン
グ・ライン電圧(5)を適合させることができる少なくと
も1個の回路素子(4)を備え、 この回路素子(4)がプログラミング電圧(VPP)の分圧器
(6)であり且つ可変抵抗値を持つ抵抗(R1,R2,・・・・,RN)を
備え、 これら抵抗(R1,R2,・・・・,RN)が、前記メモリ・セル(2)の
長さ(L)と相関された抵抗率値を有し、 前記抵抗(R 1 ,R 2 , ・・・・ ,R N )が、前記メモリ・デバイスに
組み込まれたワード・ラインの前記メモリ・セル(2)の
コマンド・ゲート(CG)を形成するポリシリコン及びシリ
サイドの第2層(S2)に提供される ことを特徴とする電圧
調整器。 - 【請求項2】 プログラミング電圧(V PP )が供給され且
つこのプログラミング電圧(V PP )の分圧器(6)に接続され
た入力端子及び少なくとも1個のメモリ・セル(2)のプ
ログラミング・ライン(5)に接続された出力端子(U)を有
する利得段を備えたタイプの電気的にプログラマブルな
不揮発性半導体メモリ・デバイス用電圧調整器(3)にお
いて、 前記メモリ・セル(2)の長さ(L)に基づいてプログラミン
グ・ライン電圧(5)を適合させることができる少なくと
も1個の回路素子(4)を備え、 この回路素子(4)がプログラミング電圧(V PP )の分圧器
(6)であり且つ可変抵抗値を持つ抵抗(R 1 ,R 2 , ・・・・ ,R N )を
備え、 これらの抵抗(R 1 ,R 2 , ・・・・ ,R N )が、前記メモリ・セル(2)
の長さ(L)と相関された抵抗率値を有し、 前記抵抗(R1,R2,・・・・,RN)が、前記メモリ・デバイスに
組み込まれたワード・ラインの前記メモリ・セル(2)の
浮遊ゲート(G)を形成するポリシリコンの第1層(S1)に
提供されることを特徴とする電圧調整器。 - 【請求項3】 前記第1層(S1)と前記第2層(S2)が互い
に短絡されることを特徴とする請求項1又は2の電圧調
整器。 - 【請求項4】 前記メモリ・デバイスがセル・マトリク
スを備えた請求項1ないし3のいずれかにおいて、前記
抵抗が前記セル・マトリクスの内側で前記メモリ・デバ
イスに組み込まれたダミー・ワード・ラインに提供され
ることを特徴とする電圧調整器。 - 【請求項5】 前記メモリ・デバイスがセル・マトリク
スを備えた請求項1ないし3のいずれかにおいて、前記
抵抗が前記セル・マトリクスの外側で前記メモリ・デバ
イスに組み込まれたダミー・ワード・ラインに提供され
ることを特徴とする電圧調整器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT93830543.0 | 1993-12-31 | ||
EP93830543A EP0661716B1 (en) | 1993-12-31 | 1993-12-31 | Voltage regulator for non-volatile semiconductor memory devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07220491A JPH07220491A (ja) | 1995-08-18 |
JP2733030B2 true JP2733030B2 (ja) | 1998-03-30 |
Family
ID=8215300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6325654A Expired - Lifetime JP2733030B2 (ja) | 1993-12-31 | 1994-12-27 | 電圧調整器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5576990A (ja) |
EP (1) | EP0661716B1 (ja) |
JP (1) | JP2733030B2 (ja) |
DE (1) | DE69325714T2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3712083B2 (ja) * | 1995-11-28 | 2005-11-02 | 株式会社ルネサステクノロジ | 内部電源電位供給回路及び半導体装置 |
FR2718273B1 (fr) * | 1994-03-31 | 1996-05-24 | Sgs Thomson Microelectronics | Mémoire intégrée avec circuit de maintien de la tension de colonne. |
DE69514802T2 (de) * | 1995-09-29 | 2000-05-31 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zum Parallel-Programmieren von Speicherwörtern und entsprechende Schaltung |
EP0800176B1 (en) * | 1996-04-05 | 2003-07-02 | STMicroelectronics S.r.l. | Voltage regulator for programming non-volatile memory cells |
DE69631752D1 (de) * | 1996-04-05 | 2004-04-08 | St Microelectronics Srl | Versorgungsspannungsschaltung für Speicheranordnungen |
JPH1083689A (ja) * | 1996-09-10 | 1998-03-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
US6147908A (en) * | 1997-11-03 | 2000-11-14 | Cypress Semiconductor Corp. | Stable adjustable programming voltage scheme |
IT1296486B1 (it) | 1997-11-21 | 1999-06-25 | Ses Thomson Microelectronics S | Regolatore di tensione per circuiti di memoria a singola tensione di alimentazione, in particolare per memorie di tipo flash. |
EP1324345A1 (en) * | 2001-12-27 | 2003-07-02 | STMicroelectronics S.r.l. | Single supply voltage, nonvolatile memory device with cascoded column decoding |
US20040062123A1 (en) * | 2002-09-27 | 2004-04-01 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device able to detect test mode |
EP1435623B1 (en) * | 2002-12-30 | 2008-06-04 | STMicroelectronics S.r.l. | Stabilisation method of the drain voltage in non-volatile multilevel memory cells and relating memory device |
DE60323202D1 (de) * | 2003-02-21 | 2008-10-09 | St Microelectronics Srl | Phasenwechselspeicheranordnung |
US7123517B2 (en) * | 2004-10-07 | 2006-10-17 | International Business Machines Corporation | Reprogrammable integrated circuit (IC) with overwritable nonvolatile storage |
US7154794B2 (en) * | 2004-10-08 | 2006-12-26 | Lexmark International, Inc. | Memory regulator system with test mode |
KR100784863B1 (ko) * | 2006-11-23 | 2007-12-14 | 삼성전자주식회사 | 향상된 프로그램 성능을 갖는 플래시 메모리 장치 및그것의 프로그램 방법 |
US7639067B1 (en) | 2006-12-11 | 2009-12-29 | Altera Corporation | Integrated circuit voltage regulator |
JP5072564B2 (ja) * | 2007-12-10 | 2012-11-14 | 株式会社東芝 | 半導体記憶装置及びメモリセル電圧印加方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
FR2625592B1 (fr) * | 1988-01-05 | 1992-06-19 | Commissariat Energie Atomique | Memoire a bulles magnetiques en technologie hybride |
US4858186A (en) * | 1988-01-12 | 1989-08-15 | Intle Corporation | A circuit for providing a load for the charging of an EPROM cell |
US4875188A (en) * | 1988-01-12 | 1989-10-17 | Intel Corporation | Voltage margining circuit for flash eprom |
JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
FR2682802B1 (fr) * | 1991-10-18 | 1993-12-03 | Sgs Thomson Microelectronics Sa | Dispositif pour generer une tension de programmation d'une memoire permanente programmable, notamment de type eprom, procede et memoire s'y rapportant. |
JP3306942B2 (ja) * | 1993-01-22 | 2002-07-24 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
-
1993
- 1993-12-31 DE DE69325714T patent/DE69325714T2/de not_active Expired - Fee Related
- 1993-12-31 EP EP93830543A patent/EP0661716B1/en not_active Expired - Lifetime
-
1994
- 1994-12-27 JP JP6325654A patent/JP2733030B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-03 US US08/367,538 patent/US5576990A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5576990A (en) | 1996-11-19 |
DE69325714T2 (de) | 2000-03-02 |
JPH07220491A (ja) | 1995-08-18 |
EP0661716B1 (en) | 1999-07-21 |
DE69325714D1 (de) | 1999-08-26 |
EP0661716A1 (en) | 1995-07-05 |
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