JPH09115293A - 電気的に消去可能な半導体メモリデバイスのための負のワードライン電圧レギュレーション回路 - Google Patents
電気的に消去可能な半導体メモリデバイスのための負のワードライン電圧レギュレーション回路Info
- Publication number
- JPH09115293A JPH09115293A JP15777996A JP15777996A JPH09115293A JP H09115293 A JPH09115293 A JP H09115293A JP 15777996 A JP15777996 A JP 15777996A JP 15777996 A JP15777996 A JP 15777996A JP H09115293 A JPH09115293 A JP H09115293A
- Authority
- JP
- Japan
- Prior art keywords
- negative
- regulation circuit
- voltage
- voltage regulation
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 消去中にFlash EEPROMのワードラインに供給
される負電圧を規定するための回路を提供する。 【解決手段】 メモリデバイスの電気的消去中にメモリ
デバイスのワードラインWLに供給されるべき負のワー
ドライン電圧(01−08)を規定するための、負のワ
ードライン電圧レギュレーション回路は、基準電圧GN
Dに接続された第1の入力端子3と、負のワードライン
電圧(01−08)に接続された第2の入力端子4と、
そして負のワードライン電圧を規定するためのレギュレ
ーション電流IRを供給するために外部電源VCCと上
記負のワードライン電圧間に接続され、電圧レギュレー
ションブランチ(8,13,14,151−158)を
制御する出力端子6とを有する演算増幅器2を含んでい
る。
される負電圧を規定するための回路を提供する。 【解決手段】 メモリデバイスの電気的消去中にメモリ
デバイスのワードラインWLに供給されるべき負のワー
ドライン電圧(01−08)を規定するための、負のワ
ードライン電圧レギュレーション回路は、基準電圧GN
Dに接続された第1の入力端子3と、負のワードライン
電圧(01−08)に接続された第2の入力端子4と、
そして負のワードライン電圧を規定するためのレギュレ
ーション電流IRを供給するために外部電源VCCと上
記負のワードライン電圧間に接続され、電圧レギュレー
ションブランチ(8,13,14,151−158)を
制御する出力端子6とを有する演算増幅器2を含んでい
る。
Description
【0001】
【発明の属する技術分野】本発明は、電気的に消去可能
な半導体メモリデバイスのための、特に、FlashEEPROMs
のための負のワードライン電圧レギュレーション回路
に関する。
な半導体メモリデバイスのための、特に、FlashEEPROMs
のための負のワードライン電圧レギュレーション回路
に関する。
【0002】
【従来の技術】Flash Electrically Erasable and Prog
rammable ROMs (縮めて、Flash EEPROMs)は、フローテ
ィング・ゲートMOSFETsによって形成されるメモ
リセルを有している。Flash EEPROMs メモリセルはフロ
ーティング・ゲートにホットエレクトロンの注入によっ
て書き込まれ、そしてフローティング・ゲートと半導体
基板間に挟まれる酸化層を通して電子の Fowler-Nordhe
imトンネリングによって消去される。
rammable ROMs (縮めて、Flash EEPROMs)は、フローテ
ィング・ゲートMOSFETsによって形成されるメモ
リセルを有している。Flash EEPROMs メモリセルはフロ
ーティング・ゲートにホットエレクトロンの注入によっ
て書き込まれ、そしてフローティング・ゲートと半導体
基板間に挟まれる酸化層を通して電子の Fowler-Nordhe
imトンネリングによって消去される。
【0003】トンネル降下を活性化するために、充分に
高い電界が酸化層に存在しなければならない。これは通
常、メモリセルのソース電極と制御ゲート電極間に適当
な電位差を与えることにより達成され、一方では、ドレ
イン電極は通常フローティングに維持される。
高い電界が酸化層に存在しなければならない。これは通
常、メモリセルのソース電極と制御ゲート電極間に適当
な電位差を与えることにより達成され、一方では、ドレ
イン電極は通常フローティングに維持される。
【0004】既知の技術によれば、そのような電位差
は、フローティング・ゲートMOSFETのソース電極
を12Vオーダの高い正の電圧でバイアスし、そして制
御ゲート電極を接地に維持することによって発生され
る。
は、フローティング・ゲートMOSFETのソース電極
を12Vオーダの高い正の電圧でバイアスし、そして制
御ゲート電極を接地に維持することによって発生され
る。
【0005】Dual Power Supply (DPS)メモリにお
いては、12Vの電圧が、5V(または3V)の電源に
加えて設けられた外部電源によって供給される。代案と
して、12Vの電圧は、利用できる5Vの電圧からスタ
ートして、それを必要とされる高い電圧にブーストする
適当なチャージポンプによって直接にチップ上に発生さ
れ得て;この種類のメモリデバイスは、それらが1個の
外部電源(すなわち、5Vの電源)のみを必要とするか
ら、Single Power Supply (SPS)と呼ばれている。
いては、12Vの電圧が、5V(または3V)の電源に
加えて設けられた外部電源によって供給される。代案と
して、12Vの電圧は、利用できる5Vの電圧からスタ
ートして、それを必要とされる高い電圧にブーストする
適当なチャージポンプによって直接にチップ上に発生さ
れ得て;この種類のメモリデバイスは、それらが1個の
外部電源(すなわち、5Vの電源)のみを必要とするか
ら、Single Power Supply (SPS)と呼ばれている。
【0006】メモリセルを消去するための上述した技術
は、しかしながら、主としてソース電極と(通常、接地
電位にある)基板とによって形成されるPN接合の高い
逆バイアス状態に関係する多くの欠点を有している。最
も重要な欠点の1つは、メモリセルが消去されるために
バイアスされるときに、10nAオーダの電流がバンド
からバンドへのトンネリングのため流れ始めることであ
る。Flash EEPROMs においては、幾つかのメモリセル
(時には、それらのすべて)が同時に消去され得るか
ら、個々の電流は、数メガビットオーダのサイズを有す
るメモリにおいて、数10ミリアリペアの値に合計され
る。
は、しかしながら、主としてソース電極と(通常、接地
電位にある)基板とによって形成されるPN接合の高い
逆バイアス状態に関係する多くの欠点を有している。最
も重要な欠点の1つは、メモリセルが消去されるために
バイアスされるときに、10nAオーダの電流がバンド
からバンドへのトンネリングのため流れ始めることであ
る。Flash EEPROMs においては、幾つかのメモリセル
(時には、それらのすべて)が同時に消去され得るか
ら、個々の電流は、数メガビットオーダのサイズを有す
るメモリにおいて、数10ミリアリペアの値に合計され
る。
【0007】もし、一方で、12Vの外部電源が必要な
電流を供給し得るDPSメモリにおいては、これは大き
な問題ではないが、他方において、消去中の高い電流消
費が12Vを発生させるためにチップ上のチャージポン
プを使用することを不可能にする。
電流を供給し得るDPSメモリにおいては、これは大き
な問題ではないが、他方において、消去中の高い電流消
費が12Vを発生させるためにチップ上のチャージポン
プを使用することを不可能にする。
【0008】米国特許明細書No.5,077,691
において、セルの制御ゲート電極に比較的高い負の電圧
(−12Vから−17Vまで)を、そしてソース電極に
低い正の電圧(+0.5Vから+5Vまで)を印加する
ことによって、Flash EEPROMメモリセルを消去すること
を提供する負のゲート電圧消去動作を有するFlash EEPR
OMアレイが提案されている。
において、セルの制御ゲート電極に比較的高い負の電圧
(−12Vから−17Vまで)を、そしてソース電極に
低い正の電圧(+0.5Vから+5Vまで)を印加する
ことによって、Flash EEPROMメモリセルを消去すること
を提供する負のゲート電圧消去動作を有するFlash EEPR
OMアレイが提案されている。
【0009】この方法において、ソース電極のバイアス
電圧は5Vの外部電源から得られ、そして制御ゲートの
ための負の電圧はチャージポンプによって直接チップ上
に発生され得る。そのような解決が採用されるとき、し
かしながら、チップ上に発生された負電圧のために適当
なレギュレーションを提供することが必要である。
電圧は5Vの外部電源から得られ、そして制御ゲートの
ための負の電圧はチャージポンプによって直接チップ上
に発生され得る。そのような解決が採用されるとき、し
かしながら、チップ上に発生された負電圧のために適当
なレギュレーションを提供することが必要である。
【0010】米国特許明細書No.5,282,170
は、上記負のゲート電圧消去動作を実行する、SPS F
lash EEPROM のための負の電源回路について述べてい
る。負の電源回路は、メモリセルのFlash 消去中にメモ
リアレイのワードラインに供給される高い負電圧を発生
させるためのチャージポンプと、そのチャージポンプに
よって発生された負電圧を規定するためのレギュレーシ
ョン回路とを含んでいて、その結果、それは外部の5V
の電源から独立している。
は、上記負のゲート電圧消去動作を実行する、SPS F
lash EEPROM のための負の電源回路について述べてい
る。負の電源回路は、メモリセルのFlash 消去中にメモ
リアレイのワードラインに供給される高い負電圧を発生
させるためのチャージポンプと、そのチャージポンプに
よって発生された負電圧を規定するためのレギュレーシ
ョン回路とを含んでいて、その結果、それは外部の5V
の電源から独立している。
【0011】レギュレーション回路は、外部電源から抵
抗分割によって引き出された基準電圧が供給される反転
入力端子を有する比較器を含んでいて;非反転入力端子
は、接地と1対のダイオード接続されたPチャンネルM
OSFETsを介して安定化されるべき負電圧(すなわ
ち、チャージポンプの出力端子)に順番に接続されたセ
ンシングノードとの間に接続された容量分割器の中央の
ノードに接続されていて;比較器の出力は外部電源に接
続され、そして別のダイオード接続されたPチャンネル
MOSFETを介してセンシングノードに接続されたプ
ルアップPチャンネルMOSFETのゲート電極を制御
する。初期化フェーズ中は、容量分割器の2個のコンデ
ンサはほぼ2Vの電圧までチャージされ、そしてセンシ
ングノードは接地される。初期化フェーズ後は、コンデ
ンサは、容量分圧器の中間点における電圧を上記基準電
圧と比較し、そしてもし前者が後者より低いならばプル
アップMOSFETをターンオンし:この方法におい
て、チャージポンプの負荷電流が増加され、そしてワー
ドライン上の電圧が絶対値において減少する。
抗分割によって引き出された基準電圧が供給される反転
入力端子を有する比較器を含んでいて;非反転入力端子
は、接地と1対のダイオード接続されたPチャンネルM
OSFETsを介して安定化されるべき負電圧(すなわ
ち、チャージポンプの出力端子)に順番に接続されたセ
ンシングノードとの間に接続された容量分割器の中央の
ノードに接続されていて;比較器の出力は外部電源に接
続され、そして別のダイオード接続されたPチャンネル
MOSFETを介してセンシングノードに接続されたプ
ルアップPチャンネルMOSFETのゲート電極を制御
する。初期化フェーズ中は、容量分割器の2個のコンデ
ンサはほぼ2Vの電圧までチャージされ、そしてセンシ
ングノードは接地される。初期化フェーズ後は、コンデ
ンサは、容量分圧器の中間点における電圧を上記基準電
圧と比較し、そしてもし前者が後者より低いならばプル
アップMOSFETをターンオンし:この方法におい
て、チャージポンプの負荷電流が増加され、そしてワー
ドライン上の電圧が絶対値において減少する。
【0012】
【発明が解決しようとする課題】上述したレギュレーシ
ョン回路の課題は、センシングノード上の電位が、負電
圧のレギュレーション中にそれらを通して流れる電流の
ため、上記1対のダイオード接続されたPチャンネルM
OSFETsの両端での電圧降下によって影響されると
いうことに存在する。これは、比較器によって基準電圧
と比較された電圧が、正確には規定されるべき電圧に相
当しないことを意味している。
ョン回路の課題は、センシングノード上の電位が、負電
圧のレギュレーション中にそれらを通して流れる電流の
ため、上記1対のダイオード接続されたPチャンネルM
OSFETsの両端での電圧降下によって影響されると
いうことに存在する。これは、比較器によって基準電圧
と比較された電圧が、正確には規定されるべき電圧に相
当しないことを意味している。
【0013】上述した技術の現状にかんがみて、本発明
の第1の目的は、消去中にFlash EEPROMのワードライン
に供給される負電圧を規定するための回路を提供するこ
とにある。そしてその回路は既知のレギュレーション回
路の第1の上述した課題に打ち勝つものである。
の第1の目的は、消去中にFlash EEPROMのワードライン
に供給される負電圧を規定するための回路を提供するこ
とにある。そしてその回路は既知のレギュレーション回
路の第1の上述した課題に打ち勝つものである。
【0014】
【課題を解決するための手段】本発明によれば、上記目
的は、メモリデバイスの電気的消去中にメモリデバイス
のワードラインに供給されるべき負のワードライン電圧
を規定するための、電気的に消去可能な半導体メモリデ
バイスに集積可能で、基準電圧に接続された第1の入力
端子と、上記負のワードライン電圧に接続された第2の
入力端子と、そして上記負のワードライン電圧を規定す
るためのレギュレーション電流を供給するために外部電
源と上記負のワードライン電圧間に接続され、電圧レギ
ュレーションブランチを制御する出力端子とを有する演
算増幅器を含んでいるものにおいて、演算増幅器の上記
出力端子がまた、演算増幅器の上記第2の入力端子に接
続されたセンシング信号を供給するために、上記外部電
源と上記負のワードライン電圧間に接続された電圧セン
シングブランチを制御することを特徴とする負のワード
ライン電圧レギュレーション回路によって達成される。
的は、メモリデバイスの電気的消去中にメモリデバイス
のワードラインに供給されるべき負のワードライン電圧
を規定するための、電気的に消去可能な半導体メモリデ
バイスに集積可能で、基準電圧に接続された第1の入力
端子と、上記負のワードライン電圧に接続された第2の
入力端子と、そして上記負のワードライン電圧を規定す
るためのレギュレーション電流を供給するために外部電
源と上記負のワードライン電圧間に接続され、電圧レギ
ュレーションブランチを制御する出力端子とを有する演
算増幅器を含んでいるものにおいて、演算増幅器の上記
出力端子がまた、演算増幅器の上記第2の入力端子に接
続されたセンシング信号を供給するために、上記外部電
源と上記負のワードライン電圧間に接続された電圧セン
シングブランチを制御することを特徴とする負のワード
ライン電圧レギュレーション回路によって達成される。
【0015】本発明のレギュレーション回路において、
演算増幅器が2個の明白なブランチ、ワードラインの負
電圧を規定するために必要なレギュレーション電流を供
給する第1のブランチと、演算増幅器の入力端子にフィ
ードバックされるセンシング信号を供給する第2のブラ
ンチとを制御するという事実のおかげで、第2のブラン
チによって供給されそして演算増幅器の入力端子にフィ
ードバックされるセンシング信号は,第1のブランチに
流れるレギュレーション電流による電圧降下によって影
響されない。
演算増幅器が2個の明白なブランチ、ワードラインの負
電圧を規定するために必要なレギュレーション電流を供
給する第1のブランチと、演算増幅器の入力端子にフィ
ードバックされるセンシング信号を供給する第2のブラ
ンチとを制御するという事実のおかげで、第2のブラン
チによって供給されそして演算増幅器の入力端子にフィ
ードバックされるセンシング信号は,第1のブランチに
流れるレギュレーション電流による電圧降下によって影
響されない。
【0016】本発明のこれらおよび他の特徴と利点は、
添付図面において限定されない例として記述された特別
の実施例の以下の詳細な記述によってより明白になされ
るであろう。
添付図面において限定されない例として記述された特別
の実施例の以下の詳細な記述によってより明白になされ
るであろう。
【0017】
【発明の実施の形態】以下に添付図面を参照し、実施の
形態に基づいて本発明を詳細に説明する。図1におい
て、参照数字1は、電気的に消去可能な半導体メモリデ
バイス、例えばフラッシュEEPROMのメモリセルの
マトリックス1を示すために使われている。既知のよう
に、マトリックス1におけるメモリセルは行(ワードラ
イン)および列(ビットライン)に配列されていて;各
メモリセルは、フローティング・ゲートMOSトランジ
スタによって表され、1個のそれぞれのワードラインに
接続された制御ゲート電極を有している。図1において
は、ワードラインは参照数字WLで表されている。
形態に基づいて本発明を詳細に説明する。図1におい
て、参照数字1は、電気的に消去可能な半導体メモリデ
バイス、例えばフラッシュEEPROMのメモリセルの
マトリックス1を示すために使われている。既知のよう
に、マトリックス1におけるメモリセルは行(ワードラ
イン)および列(ビットライン)に配列されていて;各
メモリセルは、フローティング・ゲートMOSトランジ
スタによって表され、1個のそれぞれのワードラインに
接続された制御ゲート電極を有している。図1において
は、ワードラインは参照数字WLで表されている。
【0018】ワードラインWLは、メモリマトリックス
1のセクタS1−S8を形成するために共にグループ化
されている。所定のセクタS1−S8のすべてのワード
ラインWLは、それぞれダイオード接続されたPチャン
ネルMOSFETs1を介して、上記セクタS1−S8
に組合わされた負のチャージポンプNP1−NP8の負
電圧出力端子01−08に共通に接続されている。
1のセクタS1−S8を形成するために共にグループ化
されている。所定のセクタS1−S8のすべてのワード
ラインWLは、それぞれダイオード接続されたPチャン
ネルMOSFETs1を介して、上記セクタS1−S8
に組合わされた負のチャージポンプNP1−NP8の負
電圧出力端子01−08に共通に接続されている。
【0019】本発明による負のワードライン電圧レギュ
レーション回路は、接地(GND)に接続された非反転
入力端子3と、第1のコンデンサC0と第2のコンデン
サC1を含んでいる容量分割器の中央のノード5に接続
された反転入力端子4とを有する演算増幅器2を含んで
いる。好ましくは、コンデンサC0とC1は、またメモ
リセルのフローティング・ゲートと制御ゲートを形成す
る2つのポリシリコン層によってそれぞれ形成されたプ
レートを有し、コンデンサの誘電体は、制御ゲートをフ
ローティング・ゲートから絶縁する酸化層によって形成
されている。この方法において、コンデンサC0,C1
の容量値はそれらの両端に印加された電圧に依存しな
い。
レーション回路は、接地(GND)に接続された非反転
入力端子3と、第1のコンデンサC0と第2のコンデン
サC1を含んでいる容量分割器の中央のノード5に接続
された反転入力端子4とを有する演算増幅器2を含んで
いる。好ましくは、コンデンサC0とC1は、またメモ
リセルのフローティング・ゲートと制御ゲートを形成す
る2つのポリシリコン層によってそれぞれ形成されたプ
レートを有し、コンデンサの誘電体は、制御ゲートをフ
ローティング・ゲートから絶縁する酸化層によって形成
されている。この方法において、コンデンサC0,C1
の容量値はそれらの両端に印加された電圧に依存しな
い。
【0020】演算増幅器2の出力6は、外部電源VCC
(典型的に、5Vの電源)に接続されたドレインを有す
るNチャンネルMOSFETs7および8のゲート電極
を駆動する。NチャンネルMOSFET8は、接地に連
結されたゲートとダイオード接続されたPチャンネルM
OSFET14に接続されたドレインとを有するPチャ
ンネルMOSFET13に接続されたソース電極を有し
ている。MOSFET14のドレイン電極はそれぞれダ
イオード接続されたPチャンネルMOSFETs151
−158を通して負電圧出力端子01−08の各1個に
接続されている。NチャンネルMOSFET7は、接地
に連結されたゲートとダイオード接続されたPチャンネ
ルMOSFET10に接続されたドレインとを有するP
チャンネルMOSFET9に接続されたソース電極を有
している。MOSFET10のドレイン電極はそれぞれ
ダイオード接続されたPチャンネルMOSFETs12
1−128を通して負電圧出力端子01−08の各1個
に接続されている。MOSFET10のドレイン電極
は、さらにコンデンサC1の第2のプレートがまた接続
されているノード11に接続され、そして演算増幅器2
の反転入力端子4に接続されている。
(典型的に、5Vの電源)に接続されたドレインを有す
るNチャンネルMOSFETs7および8のゲート電極
を駆動する。NチャンネルMOSFET8は、接地に連
結されたゲートとダイオード接続されたPチャンネルM
OSFET14に接続されたドレインとを有するPチャ
ンネルMOSFET13に接続されたソース電極を有し
ている。MOSFET14のドレイン電極はそれぞれダ
イオード接続されたPチャンネルMOSFETs151
−158を通して負電圧出力端子01−08の各1個に
接続されている。NチャンネルMOSFET7は、接地
に連結されたゲートとダイオード接続されたPチャンネ
ルMOSFET10に接続されたドレインとを有するP
チャンネルMOSFET9に接続されたソース電極を有
している。MOSFET10のドレイン電極はそれぞれ
ダイオード接続されたPチャンネルMOSFETs12
1−128を通して負電圧出力端子01−08の各1個
に接続されている。MOSFET10のドレイン電極
は、さらにコンデンサC1の第2のプレートがまた接続
されているノード11に接続され、そして演算増幅器2
の反転入力端子4に接続されている。
【0021】MOSFETs8、13および14はMO
SFETs151−158と共に、1つが負のチャージ
ポンプNP1−NP8の負電圧出力01−08の各々に
対応する複数の電圧レギュレーションブランチを形成し
ている。MOSFETs7,9および10はMOSFE
Ts121−128と共に、1つがポンプNP1−NP
8の負電圧出力01−08の各々に対応する複数の電圧
センシングブランチを形成している。MOSFETs
8,13および14はMOSFETs7,9および10
より大きなディメンジョンを有し、その結果、電圧セン
シングブランチを通して流れる電流ISは、電圧レギュ
レーションブランチを通して流れるレギュレーション電
流IRに対して常に無視し得る。
SFETs151−158と共に、1つが負のチャージ
ポンプNP1−NP8の負電圧出力01−08の各々に
対応する複数の電圧レギュレーションブランチを形成し
ている。MOSFETs7,9および10はMOSFE
Ts121−128と共に、1つがポンプNP1−NP
8の負電圧出力01−08の各々に対応する複数の電圧
センシングブランチを形成している。MOSFETs
8,13および14はMOSFETs7,9および10
より大きなディメンジョンを有し、その結果、電圧セン
シングブランチを通して流れる電流ISは、電圧レギュ
レーションブランチを通して流れるレギュレーション電
流IRに対して常に無視し得る。
【0022】レギュレーション回路はまた、容量分圧器
のコンデンサC0,C1をバイアスするための図2に詳
細に示される回路16を含んでいる。この回路は、4個
のインバータIN1−IN4の連続を含んでいて;第1
の3個のインバータIN1−IN3には外部電源VCC
が供給され、他方、第4のインバータIN4には固定電
圧V1が供給され、その固定電圧は、例えば、図1にお
いて17で概略示されるバンドギャップ基準電圧発生器
によって発生される。
のコンデンサC0,C1をバイアスするための図2に詳
細に示される回路16を含んでいる。この回路は、4個
のインバータIN1−IN4の連続を含んでいて;第1
の3個のインバータIN1−IN3には外部電源VCC
が供給され、他方、第4のインバータIN4には固定電
圧V1が供給され、その固定電圧は、例えば、図1にお
いて17で概略示されるバンドギャップ基準電圧発生器
によって発生される。
【0023】第1のインバータIN1は、電気的消去が
なされなければならないとき、メモリデバイスの内部制
御回路18によって活性化される信号HVNを受信し
て;第1のインバータIN1の出力は第2のインバータ
IN2の入力端子に供給することに加えて、容量分圧器
の中央のノード5と接地間に接続されたNチャンネルM
OSFET19のゲート電極を制御する。コンデンサC
3は、IN1の出力の遷移とIN4の入力の遷移間に遅
延を与えるために第2のインバータIN2の出力端子と
接地間に接続されている。第4のインバータIN4の出
力端子はノード21に接続され、そこにコンデンサC0
の第2のプレートがまた接続されている。コンデンサC
1のノード11は、ゲート電極が内部制御回路18によ
って発生された信号VDEPによって制御されるPチャ
ンネル接合MOSFET20を通して接地に接続されて
いる。ダンピングコンデンサC4は、C1の第2のプレ
ート11上の電圧が発振するのを防ぐためにコンデンサ
C1の第2のプレート11と接地間に接続されている。
なされなければならないとき、メモリデバイスの内部制
御回路18によって活性化される信号HVNを受信し
て;第1のインバータIN1の出力は第2のインバータ
IN2の入力端子に供給することに加えて、容量分圧器
の中央のノード5と接地間に接続されたNチャンネルM
OSFET19のゲート電極を制御する。コンデンサC
3は、IN1の出力の遷移とIN4の入力の遷移間に遅
延を与えるために第2のインバータIN2の出力端子と
接地間に接続されている。第4のインバータIN4の出
力端子はノード21に接続され、そこにコンデンサC0
の第2のプレートがまた接続されている。コンデンサC
1のノード11は、ゲート電極が内部制御回路18によ
って発生された信号VDEPによって制御されるPチャ
ンネル接合MOSFET20を通して接地に接続されて
いる。ダンピングコンデンサC4は、C1の第2のプレ
ート11上の電圧が発振するのを防ぐためにコンデンサ
C1の第2のプレート11と接地間に接続されている。
【0024】図3は、図1中負のチャージポンプブロッ
クの1つ、例えばNP1の詳細な回路図である。その回
路は、それ自体既知の方法で、ダイオード接続されたP
チャンネルMOSFETs22,23および24の連続
を含んでいる。連続の第1のPチャンネルMOSFET
22は、信号HVNが供給される第1の入力端子と信号
P1ONが供給される第2の入力端子とを有するAND
ゲート26の出力によってそのゲート電極が制御される
NチャンネルMOSFET25を通して接地に接続され
たドレイン電極を有している。信号HVNは通常、すべ
ての負のチャージポンプNP1−NP8に供給する。信
号P1ONは内部制御回路18によって発生され、そし
て、複数(本例においては8)の信号P1ON−P8O
Nのうちの1つであり、それぞれのセクタS1−S8が
消去されなければならないとき、それぞれ負のチャージ
ポンプNP1−NP8を選択的に活性化するために、各
々は負のチャージポンプNP1−NP8のそれぞれの1
つに供給する。所定の負のチャージポンプをターンオン
させるためには、HVNとそれぞれの選択信号P1ON
−P8ONの両方が論理“1”でなければならない。第
1のコンデンサC5はMOSFETs22および23の
共通ノード27に接続された1つのプレートと第1のク
ロック信号PHI1が供給される他のプレートとを有し
ている。第2のコンデンサC6はMOSFETs23お
よび24間の共通ノードに接続された1つのプレート
と、第2のクロック信号PHI2が供給される他のプレ
ートとを有している。2つのクロック信号PHI1およ
びPHI2はクロック発生器29によって発生される。
MOSFET24のソース電極は負のチャージポンプN
P1の出力01を形成する。
クの1つ、例えばNP1の詳細な回路図である。その回
路は、それ自体既知の方法で、ダイオード接続されたP
チャンネルMOSFETs22,23および24の連続
を含んでいる。連続の第1のPチャンネルMOSFET
22は、信号HVNが供給される第1の入力端子と信号
P1ONが供給される第2の入力端子とを有するAND
ゲート26の出力によってそのゲート電極が制御される
NチャンネルMOSFET25を通して接地に接続され
たドレイン電極を有している。信号HVNは通常、すべ
ての負のチャージポンプNP1−NP8に供給する。信
号P1ONは内部制御回路18によって発生され、そし
て、複数(本例においては8)の信号P1ON−P8O
Nのうちの1つであり、それぞれのセクタS1−S8が
消去されなければならないとき、それぞれ負のチャージ
ポンプNP1−NP8を選択的に活性化するために、各
々は負のチャージポンプNP1−NP8のそれぞれの1
つに供給する。所定の負のチャージポンプをターンオン
させるためには、HVNとそれぞれの選択信号P1ON
−P8ONの両方が論理“1”でなければならない。第
1のコンデンサC5はMOSFETs22および23の
共通ノード27に接続された1つのプレートと第1のク
ロック信号PHI1が供給される他のプレートとを有し
ている。第2のコンデンサC6はMOSFETs23お
よび24間の共通ノードに接続された1つのプレート
と、第2のクロック信号PHI2が供給される他のプレ
ートとを有している。2つのクロック信号PHI1およ
びPHI2はクロック発生器29によって発生される。
MOSFET24のソース電極は負のチャージポンプN
P1の出力01を形成する。
【0025】演算増幅器2の詳細な回路構成が図4に示
されている。見られるように、演算増幅器2は実質的に
それ自体既知の方法で2段、電流ミラー構成に接続され
た2つのブランチ30,31によって構成された第1段
と第1段の出力を反転する第2段とを含んでいる。演算
増幅器2の入力端子は、増幅器のための基準電圧として
接地を使用することの選択のため、PチャンネルMOS
FETsである。
されている。見られるように、演算増幅器2は実質的に
それ自体既知の方法で2段、電流ミラー構成に接続され
た2つのブランチ30,31によって構成された第1段
と第1段の出力を反転する第2段とを含んでいる。演算
増幅器2の入力端子は、増幅器のための基準電圧として
接地を使用することの選択のため、PチャンネルMOS
FETsである。
【0026】上記仕掛けを述べた負のワードライン電圧
レギュレーション回路の動作が、以下に説明されるであ
ろう。メモリデバイスが電気的な消去モードにないと
き、信号HVNは論理“0”である。この状態において
は、すべての負のチャージポンプNP1−NP8はOF
F、第1のインバータIN1の出力は論理“1”、そし
てMOSFET19はONであり、その結果、容量分割
器の中央のノード5は接地に連結されている。また、第
4のインバータIN4の入力が論理“1”で、その結
果、コンデンサC0の第2のプレート21は接地に連結
される。さらに、HVNが論理“0”である間は、信号
VDEPはほぼ−4Vに等しく、そして接合MOSFE
T20はオンであり、その結果、コンデンサC1の第2
のプレート11はまた接地に連結される。これは、電気
的な消去が開始する前には、容量分割器のコンデンサC
0およびC1は充電されないことを意味している。この
状態が図5(a)に描かれている。
レギュレーション回路の動作が、以下に説明されるであ
ろう。メモリデバイスが電気的な消去モードにないと
き、信号HVNは論理“0”である。この状態において
は、すべての負のチャージポンプNP1−NP8はOF
F、第1のインバータIN1の出力は論理“1”、そし
てMOSFET19はONであり、その結果、容量分割
器の中央のノード5は接地に連結されている。また、第
4のインバータIN4の入力が論理“1”で、その結
果、コンデンサC0の第2のプレート21は接地に連結
される。さらに、HVNが論理“0”である間は、信号
VDEPはほぼ−4Vに等しく、そして接合MOSFE
T20はオンであり、その結果、コンデンサC1の第2
のプレート11はまた接地に連結される。これは、電気
的な消去が開始する前には、容量分割器のコンデンサC
0およびC1は充電されないことを意味している。この
状態が図5(a)に描かれている。
【0027】セクタS1−S8の1つまたはそれ以上の
メモリセルが消去されなければならないとき、制御回路
は、信号P1ON−P8ONの1つまたはそれ以上だけ
でなく信号HVNを活性化して;消去されるべきセクタ
に組合わされている負のチャージポンプがこうしてター
ンオンされ、そしてそれらそれぞれの出力ノード上の電
圧が段々にもっと負になる。しかしながら、負のチャー
ジポンプによって見られたむしろ高い容量負荷のため、
それらの出力ノード上の電圧はむしろゆっくり変化す
る。
メモリセルが消去されなければならないとき、制御回路
は、信号P1ON−P8ONの1つまたはそれ以上だけ
でなく信号HVNを活性化して;消去されるべきセクタ
に組合わされている負のチャージポンプがこうしてター
ンオンされ、そしてそれらそれぞれの出力ノード上の電
圧が段々にもっと負になる。しかしながら、負のチャー
ジポンプによって見られたむしろ高い容量負荷のため、
それらの出力ノード上の電圧はむしろゆっくり変化す
る。
【0028】図5(b)に、消去動作の初期における状
態が描かれている。HVNの活性化と同時に、VDEP
がほぼ4Vの値をとり、その結果、接合MOSFET2
0はターンオフする。また、第1のインバータIN1の
出力は、論理“0”になり、そしてMOSFET19が
ターンオフし、こうして、ノード5をフローティングの
ままにし;あらかじめ定められた遅延の後コンデンサC
3によって固定され、インバータIN4の入力はまた論
理“0”になり、その結果、コンデンサC0の第2のプ
レート21は固定の基準電圧V1に連結される。ノード
5上の初期電圧V(5)は次式によって与えられる: V(5)0 =V1×C0/(C0+C′) ここにC′=(C1+C4)/(C1×C4)であり、
そして、C1の第2のプレート11上の初期電圧は次式
によって与えられる: V(11)0 =V1×C″/(C4+C″) ここにC″=(C0+C1)/(C0+C1)である。
これらは、レギュレーション回路が安定になる前にノー
ド5および11上の電圧値である。
態が描かれている。HVNの活性化と同時に、VDEP
がほぼ4Vの値をとり、その結果、接合MOSFET2
0はターンオフする。また、第1のインバータIN1の
出力は、論理“0”になり、そしてMOSFET19が
ターンオフし、こうして、ノード5をフローティングの
ままにし;あらかじめ定められた遅延の後コンデンサC
3によって固定され、インバータIN4の入力はまた論
理“0”になり、その結果、コンデンサC0の第2のプ
レート21は固定の基準電圧V1に連結される。ノード
5上の初期電圧V(5)は次式によって与えられる: V(5)0 =V1×C0/(C0+C′) ここにC′=(C1+C4)/(C1×C4)であり、
そして、C1の第2のプレート11上の初期電圧は次式
によって与えられる: V(11)0 =V1×C″/(C4+C″) ここにC″=(C0+C1)/(C0+C1)である。
これらは、レギュレーション回路が安定になる前にノー
ド5および11上の電圧値である。
【0029】レギュレーション回路が安定になった後の
規定された負の電圧出力値は、ノード5上の電圧V
(5)が接地に保たれる(ノード5は実質上接地であ
る)ことに留意して見つけられ;V(5)を接地にもた
らすために必要なノード11上の電圧変化は: ΔV(11)=−V(5)0 ×(C0+C1)/C1 であり、その結果、レギュレーション期間中ノード11
上の電圧は: V(11)=V(11)0 +ΔV(11) である。
規定された負の電圧出力値は、ノード5上の電圧V
(5)が接地に保たれる(ノード5は実質上接地であ
る)ことに留意して見つけられ;V(5)を接地にもた
らすために必要なノード11上の電圧変化は: ΔV(11)=−V(5)0 ×(C0+C1)/C1 であり、その結果、レギュレーション期間中ノード11
上の電圧は: V(11)=V(11)0 +ΔV(11) である。
【0030】レギュレーション中のノード11上の電圧
値はV1,C0,C1およびC4の関数であり、外部電
源VCCの関数ではないことに留意されたい。もし、V
1が2Vに、C0が2pFに、C1が0.5pFに、そ
してC4が4pFに選ばれるならば、次の電圧値が得ら
れる: V(5)0 =1.63V V(11)0 =0.18V ΔV(11)=−8.15V V(11)=−7.97V
値はV1,C0,C1およびC4の関数であり、外部電
源VCCの関数ではないことに留意されたい。もし、V
1が2Vに、C0が2pFに、C1が0.5pFに、そ
してC4が4pFに選ばれるならば、次の電圧値が得ら
れる: V(5)0 =1.63V V(11)0 =0.18V ΔV(11)=−8.15V V(11)=−7.97V
【0031】レギュレーション回路は、負のチャージポ
ンプの負電圧出力をV(11)+VTHに等しい電圧値
に保って、ここにVTHは、ダイオード接続されたPチ
ャンネルMOSFETs121−128の(負の)閾値
電圧である。ワードラインWL上の規定された負電圧V
(WL)は次式に等しい: V(WL)=V(11)+VTH−VTH=V(11)
=−7.97V そしてそれは、メモリセルの電気的消去をなすために適
当な値である。
ンプの負電圧出力をV(11)+VTHに等しい電圧値
に保って、ここにVTHは、ダイオード接続されたPチ
ャンネルMOSFETs121−128の(負の)閾値
電圧である。ワードラインWL上の規定された負電圧V
(WL)は次式に等しい: V(WL)=V(11)+VTH−VTH=V(11)
=−7.97V そしてそれは、メモリセルの電気的消去をなすために適
当な値である。
【0032】本発明のレギュレーション回路は、“オン
−オフ”の方法で動作する従来技術によるレギュレーシ
ョン回路とは異なって、リニアな方法で動作するために
設計されている。
−オフ”の方法で動作する従来技術によるレギュレーシ
ョン回路とは異なって、リニアな方法で動作するために
設計されている。
【0033】もし、負のチャージポンプの負電圧出力が
あまりに負になるならば、レギュレーション電流IR
は、負のチャージポンプの負荷電流を増加させるために
電圧レギュレーションブランチを通して流れ、その結
果、負電圧出力はより少ない負になる。電圧センシング
ブランチに流れているセンシング電流ISはレギュレー
ション電流IRに対して常に無視され:ISは、ダイオ
ード接続されたMOSFETs10および121−12
8がバイアスされるのを保つだけであらねばならない。
あまりに負になるならば、レギュレーション電流IR
は、負のチャージポンプの負荷電流を増加させるために
電圧レギュレーションブランチを通して流れ、その結
果、負電圧出力はより少ない負になる。電圧センシング
ブランチに流れているセンシング電流ISはレギュレー
ション電流IRに対して常に無視され:ISは、ダイオ
ード接続されたMOSFETs10および121−12
8がバイアスされるのを保つだけであらねばならない。
【0034】従来技術によるレギュレーション回路の重
要な問題は、漏洩電流のため容量分割器のコンデンサの
電荷の段々の損失であり;容量分割器の中央のノード上
の電圧が2Vであることの事実に関係したこの影響が、
比較器によって基準電圧と比較される電圧にドリフト、
そして結果としてまた規定した電圧ドリフトを導くこと
に留意することが重要である。本発明のレギュレーショ
ン回路においては、演算増幅器用の基準電圧が接地電圧
に選ばれているという事実のおかげで、レギュレーショ
ン中は、容量分割器の中央のノード5が接地に保たれ、
そしてコンデンサC0とC1の電荷についての漏洩電流
の影響は最小にされる。
要な問題は、漏洩電流のため容量分割器のコンデンサの
電荷の段々の損失であり;容量分割器の中央のノード上
の電圧が2Vであることの事実に関係したこの影響が、
比較器によって基準電圧と比較される電圧にドリフト、
そして結果としてまた規定した電圧ドリフトを導くこと
に留意することが重要である。本発明のレギュレーショ
ン回路においては、演算増幅器用の基準電圧が接地電圧
に選ばれているという事実のおかげで、レギュレーショ
ン中は、容量分割器の中央のノード5が接地に保たれ、
そしてコンデンサC0とC1の電荷についての漏洩電流
の影響は最小にされる。
【図1】本発明による負のワードライン電圧レギュレー
ション回路の概略の回路図である。
ション回路の概略の回路図である。
【図2】図1の回路の第1の回路ブロックの詳細な回路
図である。
図である。
【図3】図1の回路の第2の回路ブロックの詳細な回路
図である。
図である。
【図4】図1の回路の第3の回路ブロックの詳細な回路
図である。
図である。
【図5】第1の回路ブロックの、3つの異なった動作状
態における電気的等価回路図である。
態における電気的等価回路図である。
1 マトリックス、PチャンネルMOSFETs 2 演算増幅器 3 非反転入力端子 4 反転入力端子 5 中央のノード 6 演算増幅器の出力端子 7,8,19,25 NチャンネルMOSFET 9,10,13,14,20,22,23,24 Pチ
ャンネルMOSFET 121−128,151−158 PチャンネルMOS
FET 11 ノード(C1の第2のプレート) 16 コンデンサをバイアスするための回路 17 バンドギャップ基準電圧発生器 18 内部制御回路 21 ノード(C0の第2のプレート) 26 ANDゲート 27,28 共通ノード 29 クロック発生器 30,31 ブランチ WL ワードライン S1−S8 メモリマトリックスのセクタ NP1−NP8 負のチャージポンプ 01−08 負電圧出力端子 GND 接地 C0 第1のコンデンサ C1 第2のコンデンサ VCC 外部電源 IS 電圧センシングブランチを通して流れる電流 IR 電圧レギュレーションブランチを通して流れる電
流 IN1−IN4 インバータ V1 固定電圧 VDEP 内部制御回路によって発生される信号 HVN エネ−ブル信号 C3 IN1の出力の遷移とIN4の入力の遷移間に遅
延を与えるためのコンデンサ C4 ダンピングコンデンサ P1ON−P8ON 選択信号 C5 第1のコンデンサ PHI1 第1のクロック信号 C6 第2のコンデンサ PHI2 第2のクロック信号
ャンネルMOSFET 121−128,151−158 PチャンネルMOS
FET 11 ノード(C1の第2のプレート) 16 コンデンサをバイアスするための回路 17 バンドギャップ基準電圧発生器 18 内部制御回路 21 ノード(C0の第2のプレート) 26 ANDゲート 27,28 共通ノード 29 クロック発生器 30,31 ブランチ WL ワードライン S1−S8 メモリマトリックスのセクタ NP1−NP8 負のチャージポンプ 01−08 負電圧出力端子 GND 接地 C0 第1のコンデンサ C1 第2のコンデンサ VCC 外部電源 IS 電圧センシングブランチを通して流れる電流 IR 電圧レギュレーションブランチを通して流れる電
流 IN1−IN4 インバータ V1 固定電圧 VDEP 内部制御回路によって発生される信号 HVN エネ−ブル信号 C3 IN1の出力の遷移とIN4の入力の遷移間に遅
延を与えるためのコンデンサ C4 ダンピングコンデンサ P1ON−P8ON 選択信号 C5 第1のコンデンサ PHI1 第1のクロック信号 C6 第2のコンデンサ PHI2 第2のクロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルラード ヴィラ イタリア国 ミラノ 20050 ソビコ ヴ ィア エッセ フランセスコ 31 (72)発明者 マルセロ カレラ イタリア国 ベルガモ 24069 トレスコ ーレ バルネアリオ ヴィア レオパルデ ィ 12
Claims (11)
- 【請求項1】 メモリデバイスの電気的消去中にメモリ
デバイスのワードライン(WL)に供給されるべき負の
ワードライン電圧(01−08)を規定するための、電
気的に消去可能な半導体メモリデバイスに集積可能で、
基準電圧(GND)に接続された第1の入力端子(3)
と、前記負のワードライン電圧(01−08)に接続さ
れた第2の入力端子(4)と、そして前記負のワードラ
イン電圧(01−08)を規定するためのレギュレーシ
ョン電流(IR)を供給するために外部電源(VCC)
と前記負のワードライン電圧(01−08)間に接続さ
れ、電圧レギュレーションブランチ(8,13,14,
151−158)を制御する出力端子(6)とを有する
演算増幅器(2)を含んでいる負のワードライン電圧レ
ギュレーション回路において、演算増幅器(2)の前記
出力端子(6)はまた、演算増幅器(2)の前記第2の
入力端子(4)に接続されたセンシング信号(11)を
供給するために、前記外部電源(VCC)と前記負のワ
ードライン電圧(01−08)間に接続された電圧セン
シングブランチ(7,9,10,121−128)を制
御することを特徴とする負のワードライン電圧レギュレ
ーション回路。 - 【請求項2】 請求項1記載の負のワードライン電圧レ
ギュレーション回路において、電圧レギュレーションブ
ランチ(8,13,14,151−158)を流れる前
記レギュレーション電流(IR)は、実質的に電圧セン
シングブランチ(7,9,10,121−128)を通
して流れるセンシング電流(IS)より高いことを特徴
とする負のワードライン電圧レギュレーション回路。 - 【請求項3】 請求項2記載の負のワードライン電圧レ
ギュレーション回路において、演算増幅器(2)の前記
第1の入力端子(3)は非反転入力端子であり、そして
前記基準電圧は接地電圧(GND)であることを特徴と
する負のワードライン電圧レギュレーション回路。 - 【請求項4】 請求項3記載の負のワードライン電圧レ
ギュレーション回路において、演算増幅器(2)の前記
第1および第2の入力端子(3,4)は、2個のそれぞ
れPチャンネルMOSFETsのゲート電極であること
を特徴とする負のワードライン電圧レギュレーション回
路。 - 【請求項5】 請求項4記載の負のワードライン電圧レ
ギュレーション回路において、前記センシング信号(1
1)は、演算増幅器(2)の前記第2の入力端子(4)
に接続されている共通のノード(5)に接続されたそれ
ぞれ第1のプレートを有している第1のコンデンサ(C
0)および第2のコンデンサ(C1)を含んでいる容量
分割器(C0,C1)を通して演算増幅器(2)の前記
第2の入力端子(4)に接続されていることを特徴とす
る負のワードライン電圧レギュレーション回路。 - 【請求項6】 請求項5記載の負のワードライン電圧レ
ギュレーション回路において、前記センシング信号(1
1)は、容量分割器(C0,C1)の前記第2のコンデ
ンサ(C1)の第2のプレート(11)に接続されてい
ることを特徴とする負のワードライン電圧レギュレーシ
ョン回路。 - 【請求項7】 請求項6記載の負のワードライン電圧レ
ギュレーション回路において、それは前記容量分割器
(C0,C1)をバイアスするための回路(16)を含
んでいて、前記バイアス回路(16)は、電気的消去が
なされなければならないとき活性化されたエネーブル信
号(HVN)に応答し、第1のコンデンサ(C0)の第
2のプレート(21)を、前記エネーブル信号(HV
N)が活性化されているときまたは活性化されていない
ときそれぞれ接地または固定電圧(V1)に選択的に接
続するための第1の手段(IN4)と、また前記エネー
ブル信号(HVN)に応答し、第1および第2のコンデ
ンサ(C0,C1)の共通のプレート(5)を前記エネ
ーブル信号(HVN)が活性化されていないときまたは
活性化されているときそれぞれ選択的に接地(GND)
に接続または前記共通のプレート(5)をフローティン
グのままにしておくための第2の手段(19)と、エネ
ーブル信号(HVN)が活性化されていなとき第2のコ
ンデンサ(C1)の第2のプレート(11)を接地に接
続するための第3の手段(20)とを含んでいることを
特徴とする負のワードライン電圧レギュレーション回
路。 - 【請求項8】 請求項7記載の負のワードライン電圧レ
ギュレーション回路において、前記第1の手段(IN
4)は前記固定電圧(V1)が供給されたインバータ
(IN4)を含み、前記第2の手段(19)はNチャン
ネルMOSFET(19)を含み、そして前記第3の手
段(20)は接合型のPチャンネルMOSFET(2
0)を含んでいることを特徴とする負のワードライン電
圧レギュレーション回路。 - 【請求項9】 請求項7記載の負のワードライン電圧レ
ギュレーション回路において、前記固定電圧(V1)と
前記第1および第2のコンデンサ(C0,C1)とは、
ほぼ−8Vの負のワードライン電圧を供給するために適
しているそれぞれの値を有していることを特徴とする負
のワードライン電圧レギュレーション回路。 - 【請求項10】 請求項1乃至9のいずれか1項記載の
負のワードライン電圧レギュレーション回路において、
前記負のワードライン電圧(01−08)は、メモリデ
バイスに集積化された少なくとも1個の負のチャージポ
ンプ(NP1−NP8)によって発生されることを特徴
とする負のワードライン電圧レギュレーション回路。 - 【請求項11】 請求項1乃至10のいずれか1項記載
の負のワードライン電圧レギュレーション回路におい
て、前記第1および第2のコンデンサ(C0,C1)
は、またメモリセルのフローティング・ゲートと制御ゲ
ートをそれぞれ形成しているそれぞれ第1および第2の
ポリシリコン層によって形成されたプレートと、そして
メモリセルの制御ゲートをフローティング・ゲートから
また絶縁する酸化層によって形成された誘電体とを有し
ていることを特徴とする負のワードライン電圧レギュレ
ーション回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT95830253:1 | 1995-06-19 | ||
EP95830253A EP0750314B1 (en) | 1995-06-19 | 1995-06-19 | Negative word line voltage regulation circuit for electrically erasable semiconductor memory devices |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09115293A true JPH09115293A (ja) | 1997-05-02 |
Family
ID=8221947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15777996A Pending JPH09115293A (ja) | 1995-06-19 | 1996-06-19 | 電気的に消去可能な半導体メモリデバイスのための負のワードライン電圧レギュレーション回路 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5659502A (ja) |
EP (1) | EP0750314B1 (ja) |
JP (1) | JPH09115293A (ja) |
DE (1) | DE69514788T2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0800176B1 (en) * | 1996-04-05 | 2003-07-02 | STMicroelectronics S.r.l. | Voltage regulator for programming non-volatile memory cells |
US5844840A (en) * | 1997-08-19 | 1998-12-01 | Advanced Micro Devices, Inc. | High voltage NMOS pass gate having supply range, area, and speed advantages |
IT1298816B1 (it) * | 1998-03-27 | 2000-02-02 | Sgs Thomson Microelectronics | Circuito di commutazione con tensione di uscita variabile fra una tensione di riferimento ed una tensione negativa |
KR100327566B1 (ko) * | 1998-06-30 | 2002-08-08 | 주식회사 하이닉스반도체 | 데이터소거를위한음전압발생장치를구비하는플래시메모리 |
US6229732B1 (en) * | 1998-09-03 | 2001-05-08 | Macronix International Co., Ltd. | Regulated voltage supply circuit for inducing tunneling current in floating gate memory devices |
US6055186A (en) * | 1998-10-23 | 2000-04-25 | Macronix International Co., Ltd. | Regulated negative voltage supply circuit for floating gate memory devices |
JP3718106B2 (ja) | 2000-05-22 | 2005-11-16 | 松下電器産業株式会社 | 半導体集積回路 |
US6545923B2 (en) * | 2001-05-04 | 2003-04-08 | Samsung Electronics Co., Ltd. | Negatively biased word line scheme for a semiconductor memory device |
US6396743B1 (en) * | 2001-05-18 | 2002-05-28 | Silicon Storage Technology, Inc. | Control circuit for a non-volatile memory array for controlling the ramp rate of high voltage applied to the memory cells and to limit the current drawn therefrom |
US6861829B2 (en) * | 2002-08-12 | 2005-03-01 | Micron Technology, Inc. | Apparatus and methods for regulated voltage |
US20060181255A1 (en) * | 2005-02-15 | 2006-08-17 | Schreck John F | Apparatus and methods for regulated voltage |
US8228175B1 (en) | 2008-04-07 | 2012-07-24 | Impinj, Inc. | RFID tag chips and tags with alternative behaviors and methods |
US8115597B1 (en) * | 2007-03-07 | 2012-02-14 | Impinj, Inc. | RFID tags with synchronous power rectifier |
US20090067246A1 (en) * | 2007-09-12 | 2009-03-12 | Walker Andrew J | Methods to Prevent Program Disturb in Nonvolatile Memory |
US8326256B1 (en) | 2008-07-15 | 2012-12-04 | Impinj, Inc. | RFID tag with MOS bipolar hybrid rectifier |
CN102270507B (zh) * | 2011-06-28 | 2016-08-10 | 上海华虹宏力半导体制造有限公司 | 可自调节字线电压的闪存 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077691A (en) | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5282170A (en) | 1992-10-22 | 1994-01-25 | Advanced Micro Devices, Inc. | Negative power supply |
KR960000837B1 (ko) * | 1992-12-02 | 1996-01-13 | 삼성전자주식회사 | 반도체 메모리장치 |
JP2839819B2 (ja) * | 1993-05-28 | 1998-12-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5406517A (en) * | 1993-08-23 | 1995-04-11 | Advanced Micro Devices, Inc. | Distributed negative gate power supply |
JP2581430B2 (ja) * | 1993-12-22 | 1997-02-12 | 日本電気株式会社 | 半導体記憶装置 |
-
1995
- 1995-06-19 DE DE69514788T patent/DE69514788T2/de not_active Expired - Fee Related
- 1995-06-19 EP EP95830253A patent/EP0750314B1/en not_active Expired - Lifetime
-
1996
- 1996-06-19 JP JP15777996A patent/JPH09115293A/ja active Pending
- 1996-06-19 US US08/665,862 patent/US5659502A/en not_active Expired - Lifetime
-
1997
- 1997-06-23 US US08/881,713 patent/US5920505A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0750314B1 (en) | 2000-01-26 |
DE69514788T2 (de) | 2000-06-15 |
DE69514788D1 (de) | 2000-03-02 |
US5920505A (en) | 1999-07-06 |
EP0750314A1 (en) | 1996-12-27 |
US5659502A (en) | 1997-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100420574B1 (ko) | 반도체집적회로장치 | |
US6600692B2 (en) | Semiconductor device with a voltage regulator | |
US7336545B2 (en) | Semiconductor device having switch circuit to supply voltage | |
KR100378273B1 (ko) | 채널 소거형 불휘발성 반도체 기억 장치 | |
JP3633853B2 (ja) | フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置 | |
JPH07122998B2 (ja) | 半導体メモリ素子の高電圧発生回路 | |
US5917757A (en) | Flash memory with high speed erasing structure using thin oxide semiconductor devices | |
JPH09115293A (ja) | 電気的に消去可能な半導体メモリデバイスのための負のワードライン電圧レギュレーション回路 | |
JP3820330B2 (ja) | 半導体メモリ装置 | |
JP2001229687A (ja) | 電圧レギュレータ回路および半導体メモリ装置 | |
US5546044A (en) | Voltage generator circuit providing potentials of opposite polarity | |
US6400638B1 (en) | Wordline driver for flash memory read mode | |
JP2003208794A (ja) | 不揮発性半導体記憶装置 | |
KR100296005B1 (ko) | 반도체장치 | |
US6163481A (en) | Flash memory wordline tracking across whole chip | |
JP3105109B2 (ja) | 不揮発性半導体記憶装置 | |
US5336952A (en) | Semiconductor integrated circuit protected from element breakdown by reducing the electric field between the gate and drain or source of a field effect transistor | |
KR19990022544A (ko) | 음의 전압 스위칭회로 | |
US6292406B1 (en) | Method and low-power circuits used to generate accurate boosted wordline voltage for flash memory core cells in read mode | |
JP3399547B2 (ja) | 不揮発性半導体メモリ装置用制御回路 | |
US7126862B2 (en) | Decoder for memory device | |
US5477500A (en) | Decode circuit for a semiconductor memory device | |
JPH103794A (ja) | 不揮発性記憶装置および駆動方法 | |
JPH06215588A (ja) | 電気的に消去可能かつ電気的にプログラム可能な読出し専用メモリ | |
US20230141943A1 (en) | Transceiver for providing high voltages for erase or program operations in a non-volatile memory system |