JP2732093B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2732093B2 JP2732093B2 JP63283055A JP28305588A JP2732093B2 JP 2732093 B2 JP2732093 B2 JP 2732093B2 JP 63283055 A JP63283055 A JP 63283055A JP 28305588 A JP28305588 A JP 28305588A JP 2732093 B2 JP2732093 B2 JP 2732093B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に用いられ
ている半導体装置に関する。
ている半導体装置に関する。
この発明は、高集積化に適する金属−絶縁膜−半導体
（MIS）構造の半導体装置において、半導体装置の各ト
ランジスタ間の電気的分離を、分離領域の端部のみ自己
整合的に形成することにより、分離領域及びトランジス
タの面積を小さくして、スピードの速い安価な半導体装
置を得るものである。
（MIS）構造の半導体装置において、半導体装置の各ト
ランジスタ間の電気的分離を、分離領域の端部のみ自己
整合的に形成することにより、分離領域及びトランジス
タの面積を小さくして、スピードの速い安価な半導体装
置を得るものである。
従来、第２図に示すように、Ｐ型シリコン基板１の表
面にN+型のソース領域２及びドレイン領域３を設け、さ
らに、ゲート酸化膜４を介してゲート電極５を設けられ
た金属−絶縁膜−半導体（MIS）型トランジスタが知ら
れている。このようなMIS型トランジスタを複数集積す
る場合、各トランジスタの電気的分離は、第２図に示す
ように、フィールド酸化膜６に下に基板１より高い濃度
のフィールドドープ領域11を形成することにより、フィ
ールド絶縁膜６の下の閾値電圧を高く行うことによって
分離していた。
面にN+型のソース領域２及びドレイン領域３を設け、さ
らに、ゲート酸化膜４を介してゲート電極５を設けられ
た金属−絶縁膜−半導体（MIS）型トランジスタが知ら
れている。このようなMIS型トランジスタを複数集積す
る場合、各トランジスタの電気的分離は、第２図に示す
ように、フィールド酸化膜６に下に基板１より高い濃度
のフィールドドープ領域11を形成することにより、フィ
ールド絶縁膜６の下の閾値電圧を高く行うことによって
分離していた。
しかし、従来の半導体装置は、分離のためのフィール
ドドープ領域11がフィールド絶縁膜６の形成前に不純物
を導入して形成するために、熱拡散によりトランジスタ
の領域と大きく重なるとともに、その表面濃度が制御で
きなかった。従って、フィールド領域の閾値電圧のバラ
ツキが大きく、また、フィールドドープ領域11とソース
・ドレイン領域との接合容量が大きいために高速の半導
体装置が困難である欠点を有していた。
ドドープ領域11がフィールド絶縁膜６の形成前に不純物
を導入して形成するために、熱拡散によりトランジスタ
の領域と大きく重なるとともに、その表面濃度が制御で
きなかった。従って、フィールド領域の閾値電圧のバラ
ツキが大きく、また、フィールドドープ領域11とソース
・ドレイン領域との接合容量が大きいために高速の半導
体装置が困難である欠点を有していた。
そこで、この発明は、従来のこのような欠点を解決す
るため、フィールド酸化膜形成後に、フィールド酸化膜
端部にのみ高不純物濃度の領域を形成することにより、
フィールド領域のバラツキを小さくするとともに、ソー
ス・ドレイン領域とフィールド領域との接合容量を減少
させて、小さい、高速の半導体装置を得ることを目的と
している。
るため、フィールド酸化膜形成後に、フィールド酸化膜
端部にのみ高不純物濃度の領域を形成することにより、
フィールド領域のバラツキを小さくするとともに、ソー
ス・ドレイン領域とフィールド領域との接合容量を減少
させて、小さい、高速の半導体装置を得ることを目的と
している。
以下に、この発明の実施例を図面にもとづいて説明す
る。Ｎ型MOS（Metal−Oxide−Semiconductor）トランジ
スタの場合について、第１図を用いて説明する。第１図
は、MOSトランジスタのチャネル長方向の断面図であ
る。Ｐ型シリコン基板１の表面に互いに間隔を置いてN+
型のソース領域２とドレイン領域３との間の半導体基板
１の表面であるチャネル領域上には、ゲート酸化膜４を
介してゲート電極５が形成されている。このMOSトラン
ジスタ以外の半導体基板表面は、複数トランジスタ集積
した場合に、各々のトランジスタを分離するためにフィ
ールド酸化膜６が形成されている。さらに、フィールド
酸化膜６のないトランジスタ領域である活性領域に、フ
ィールド酸化膜６を形成後、フィールド酸化膜６をマス
クとして自己整合的にＰ型拡散領域７が形成され、その
Ｐ型拡散領域７の内側には、その濃度を低くするための
Ｎ型元素が領域８に導入されている。従って、第１図の
Ａ−Ａ′線に沿った断面の深さ方向の半導体基板の濃度
分布は第３図のようになる。表面部分には、ソース領域
２の濃いN+が入っており、その下はＰ型領域になって、
基板１と短絡している。濃いＰ型拡散領域７と、その濃
度を薄めるＮ型不純物導入領域８により、表面より深さ
Xjpの場所にピークが存在する。さらに、深くなると、
基板濃度により濃度は一様分布になる。ソース・ドレイ
ン領域以外の活性領域、例えば、チャネル領域での深さ
方向の断面図は、N+がないために、第３図の破線のよう
な分布になる。従って、MOSトランジスタの閾値電圧
は、その破線の濃度で制御できる。即ち、領域７へのＰ
型不純物と領域８へのＮ型不純物の導入量によって制御
できる。さらに、チャネルドープによって、閾値電圧は
制御できることは言うまでもない。
る。Ｎ型MOS（Metal−Oxide−Semiconductor）トランジ
スタの場合について、第１図を用いて説明する。第１図
は、MOSトランジスタのチャネル長方向の断面図であ
る。Ｐ型シリコン基板１の表面に互いに間隔を置いてN+
型のソース領域２とドレイン領域３との間の半導体基板
１の表面であるチャネル領域上には、ゲート酸化膜４を
介してゲート電極５が形成されている。このMOSトラン
ジスタ以外の半導体基板表面は、複数トランジスタ集積
した場合に、各々のトランジスタを分離するためにフィ
ールド酸化膜６が形成されている。さらに、フィールド
酸化膜６のないトランジスタ領域である活性領域に、フ
ィールド酸化膜６を形成後、フィールド酸化膜６をマス
クとして自己整合的にＰ型拡散領域７が形成され、その
Ｐ型拡散領域７の内側には、その濃度を低くするための
Ｎ型元素が領域８に導入されている。従って、第１図の
Ａ−Ａ′線に沿った断面の深さ方向の半導体基板の濃度
分布は第３図のようになる。表面部分には、ソース領域
２の濃いN+が入っており、その下はＰ型領域になって、
基板１と短絡している。濃いＰ型拡散領域７と、その濃
度を薄めるＮ型不純物導入領域８により、表面より深さ
Xjpの場所にピークが存在する。さらに、深くなると、
基板濃度により濃度は一様分布になる。ソース・ドレイ
ン領域以外の活性領域、例えば、チャネル領域での深さ
方向の断面図は、N+がないために、第３図の破線のよう
な分布になる。従って、MOSトランジスタの閾値電圧
は、その破線の濃度で制御できる。即ち、領域７へのＰ
型不純物と領域８へのＮ型不純物の導入量によって制御
できる。さらに、チャネルドープによって、閾値電圧は
制御できることは言うまでもない。
第３図のように、Ｐ型不純物分布のピーク位置を、N+
型ソース領域２あるいはドレイン領域３の深さXjN+より
深く拡散することにより、第１図のように、濃いＰ型不
純物領域をフィールド酸化膜６の端部に拡散することが
できる。従って、フィールド絶縁膜６の下の閾値電圧は
高くできるので、充分各々のトランジスタを分離するこ
とができる。
型ソース領域２あるいはドレイン領域３の深さXjN+より
深く拡散することにより、第１図のように、濃いＰ型不
純物領域をフィールド酸化膜６の端部に拡散することが
できる。従って、フィールド絶縁膜６の下の閾値電圧は
高くできるので、充分各々のトランジスタを分離するこ
とができる。
また、第１図のような本発明の半導体装置では、フィ
ールド酸化膜６を形成後、Ｐ型の高い不純物領域７を形
成しているため、その表面濃度のバラツキは小さく、閾
値電圧の制御を容易にすることができる。また、不純物
の酸化膜への吸収も少ないために、導入不純物に対して
効率的に閾値電圧を高くすることができる。また、N+型
のソース領域２及びドレイン領域３と基板１との接合容
量は、第３図のような不純物分布になっているために小
さな値であり、高速の半導体装置を実現できる。
ールド酸化膜６を形成後、Ｐ型の高い不純物領域７を形
成しているため、その表面濃度のバラツキは小さく、閾
値電圧の制御を容易にすることができる。また、不純物
の酸化膜への吸収も少ないために、導入不純物に対して
効率的に閾値電圧を高くすることができる。また、N+型
のソース領域２及びドレイン領域３と基板１との接合容
量は、第３図のような不純物分布になっているために小
さな値であり、高速の半導体装置を実現できる。
第４図は、MOSトランジスタの閾値電圧のチャネル巾
依存性である。第１図の本発明の半導体装置において
は、実効的なチャネル巾はフィールド酸化膜６の横方向
への伸びによる減少だけであるため、第４図の実線のよ
うに狭チャネル効果は少ない。しかし、第２図のような
従来の半導体装置は、フィールドドープ領域がフィール
ド酸化膜６より拡散してしまうために、第４図の破線の
ように狭チャネル効果が大きくなる。
依存性である。第１図の本発明の半導体装置において
は、実効的なチャネル巾はフィールド酸化膜６の横方向
への伸びによる減少だけであるため、第４図の実線のよ
うに狭チャネル効果は少ない。しかし、第２図のような
従来の半導体装置は、フィールドドープ領域がフィール
ド酸化膜６より拡散してしまうために、第４図の破線の
ように狭チャネル効果が大きくなる。
第１図のような半導体装置を形成する製造工程を第５
図（ａ）〜（ｅ）に示す。まず、第５図（ａ）のように
Ｐ型シリコン基板１の表面に、約200Åの酸化膜21及び
約1500Åのチッ化膜22を形成する。次に、第５図（ｂ）
のように、フォト工程により、レジスト23をパターニン
グ後、レジスト23をマスクにして、チッ化膜22をエッチ
ングする。次に、パターニングされたチッ化膜23をマス
クにして選択酸化を行うと、第５図（ｃ）のように、チ
ッ化膜22のない領域は約7000Åの酸化膜が成長する。次
に、第５図（ｄ）のように、Ｐ型及びＮ型不純物をイオ
ン注入により基板１に導入する。さらに、そのウェハを
熱処理することにより、領域７及び領域８を形成でき、
第５図（ｅ）のようになる。次に、ゲート電極及びソー
ス・ドレイン領域を形成すれば、第１図のような半導体
装置を形成できる。
図（ａ）〜（ｅ）に示す。まず、第５図（ａ）のように
Ｐ型シリコン基板１の表面に、約200Åの酸化膜21及び
約1500Åのチッ化膜22を形成する。次に、第５図（ｂ）
のように、フォト工程により、レジスト23をパターニン
グ後、レジスト23をマスクにして、チッ化膜22をエッチ
ングする。次に、パターニングされたチッ化膜23をマス
クにして選択酸化を行うと、第５図（ｃ）のように、チ
ッ化膜22のない領域は約7000Åの酸化膜が成長する。次
に、第５図（ｄ）のように、Ｐ型及びＮ型不純物をイオ
ン注入により基板１に導入する。さらに、そのウェハを
熱処理することにより、領域７及び領域８を形成でき、
第５図（ｅ）のようになる。次に、ゲート電極及びソー
ス・ドレイン領域を形成すれば、第１図のような半導体
装置を形成できる。
基板１へのＮ型及びＰ型の不純物としては、第３図の
ような濃度分布にするためには、Ｐ型不純物の拡散係数
の方がＮ型不純物の拡散係数より大きいことが重要であ
る。例えば、Ｐ型不純物としてボロン、Ｎ型不純物とし
てヒ素を用いればよい。また、Ｎ型不純物のイオン注入
量は、領域８がＮ型に反転しないように、Ｐ型不純物の
イオン注入量より少なくする必要がある。
ような濃度分布にするためには、Ｐ型不純物の拡散係数
の方がＮ型不純物の拡散係数より大きいことが重要であ
る。例えば、Ｐ型不純物としてボロン、Ｎ型不純物とし
てヒ素を用いればよい。また、Ｎ型不純物のイオン注入
量は、領域８がＮ型に反転しないように、Ｐ型不純物の
イオン注入量より少なくする必要がある。
この発明は、以上説明したように、フィールド絶縁膜
の下の基板表面に、フィールド絶縁膜をマスクとして自
己整合的にＰ型及びＮ型不純物を導入して、フィールド
領域の端部に高不純物領域を形成することにより分離領
域を設定することにより、狭チャネル効果の少ない、寄
生容量の少ない、接合耐圧の高い、微細化に適した安価
な半導体装置を容易に達成できる効果がある。
の下の基板表面に、フィールド絶縁膜をマスクとして自
己整合的にＰ型及びＮ型不純物を導入して、フィールド
領域の端部に高不純物領域を形成することにより分離領
域を設定することにより、狭チャネル効果の少ない、寄
生容量の少ない、接合耐圧の高い、微細化に適した安価
な半導体装置を容易に達成できる効果がある。
第１図は、この発明にかかる半導体装置の断面図であ
り、第２図は、従来の半導体装置の断面図である。第３
図は、第１図のＡ−Ａ′線に沿った断面の深さ方向の半
導体基板の濃度分布図であり、第４図は、本発明の半導
体装置の閾値電圧のチャネル巾依存性を示した図であ
る。第５図（ａ）〜（ｅ）は、本発明の半導体装置の製
造方法を示す工程順の断面図である。 １……基板 ２……ソース領域 ３……ドレイン領域 ４……ゲート絶縁膜 ５……ゲート電極 ６……フィールド絶縁膜
り、第２図は、従来の半導体装置の断面図である。第３
図は、第１図のＡ−Ａ′線に沿った断面の深さ方向の半
導体基板の濃度分布図であり、第４図は、本発明の半導
体装置の閾値電圧のチャネル巾依存性を示した図であ
る。第５図（ａ）〜（ｅ）は、本発明の半導体装置の製
造方法を示す工程順の断面図である。 １……基板 ２……ソース領域 ３……ドレイン領域 ４……ゲート絶縁膜 ５……ゲート電極 ６……フィールド絶縁膜
Claims (2)
- 【請求項１】第１導電型の半導体基板と、前記半導体基
板の表面部分にフィールド絶縁膜を形成してなる分離領
域と、前記分離領域以外の前記半導体基板表面に互いに
間隔をおいて設けられた第２導電型のソース及・ドレイ
ン領域と、前記ソース・ドレイン領域の間の前記半導体
基板表面上にゲート絶縁膜を介して設けられたゲート電
極と、前記ソース・ドレイン領域を囲むように前記フィ
ールド絶縁膜に対して自己整合的に形成され、かつ、端
部のみで前記フィールド絶縁膜に直接接触して設けられ
た前記半導体基板より高い不純物濃度の第１導電型の第
１の領域と、前記第１の領域の内側に第２導電型の不純
物を入れ、実質的に前記第１導電型の不純物濃度を低く
した第２の領域とから成り、前記第１の領域で最も実質
的に不純物濃度が高い位置が、前記ソース・ドレイン領
域より深い位置にあることを特徴とする半導体装置。 - 【請求項２】フィールド絶縁膜と、ゲート絶縁膜とを表
面に形成された第１導電型の半導体基板に、前記フィー
ルド絶縁膜に対して自己整合的に第１導電型不純物をイ
オン注入して端部のみが前記フィールド絶縁膜に重なる
ように第１導電型の第１の領域を設け、前記第１の領域
の内側に実質的に第１導電型の不純物濃度を低くした第
２の領域を設けるために、前記フィールド絶縁膜に対し
て自己整合的に第２導電型不純物を導入し、その後、前
記半導体基板表面にゲート絶縁膜を介してゲート電極を
設け、前記分離領域以外の前記半導体基板表面に互いに
前記ゲート電極を挟んで第２導電型のソース領域及びド
レイン領域を前記第１の領域の最も第１導電型不純物濃
度高い位置より浅い位置に形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283055A JP2732093B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283055A JP2732093B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02129965A JPH02129965A (ja) | 1990-05-18 |
| JP2732093B2 true JP2732093B2 (ja) | 1998-03-25 |
Family
ID=17660619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283055A Expired - Lifetime JP2732093B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732093B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687340A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5925242A (ja) * | 1983-07-11 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| JPH0770605B2 (ja) * | 1985-09-03 | 1995-07-31 | 富士通株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-11-09 JP JP63283055A patent/JP2732093B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02129965A (ja) | 1990-05-18 |
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Legal Events
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|---|---|---|---|
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