JP2729119B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
定電圧回路を内蔵した半導体装置に関する。
LSIと称す)において、低消費電流化あるいはその他
の目的で内部にトリミング可能な定電圧回路を内蔵する
ケースが増えている。これらの中には、例えば液晶表示
器(LCD表示器)を使用する際のように、定電圧回路
の出力電圧の絶対精度を求めるケースがある。
トリミング可能な定電圧回路を内蔵するLSIのプロッ
ク図である。図8に示すように、従来のかかるLSIは
トリミング端子K1〜K4に接続されるデコーダ10
と、このデコーダ10に接続された定電圧回路としての
ボルテージ・レギュレータ2とを有している。すなわ
ち、従来は定電圧回路2をトリミングするために必要な
端子K1〜K4を設けており、これらの端子の組合せを
変え、LSI外部でこの定電圧回路2の出力電圧を測定
することにより、トリミングを行っている。
は、定電圧回路のトリミングを行うのに、トリミングに
必要な数の端子を有している。従って、LSIの面積が
その分大きくなり、コストアップになるという欠点があ
る。また、従来のLSIは実際に使用する時にトリミン
グ用の端子を外部(例えば、基板上)で、VDD又はV
SSにショートし、最適な出力電圧を得られるまで、ト
リミング作業を必要とするという欠点がある。
よびトリミング作業を不要にするとともに、自動的に定
電圧回路のトリミングを行うことのできる半導体装置
(LSI)を提供することにある。
発振回路および出力電圧調節可能な定電圧電源を有する
半導体装置において、電源投入時に時定数で決まる信号
を出力する第1のパワーオンクリア部と、前記電源投入
時から前記停電圧電源の調節終了まで信号を出力する第
2のパワーオンクリア部と、前記第2のパワーオンクリ
ア部の出力により基準電圧を発生する基準電圧発生回路
と、前記基準電圧発生回路の出力および前記定電圧電源
の出力を比較する電圧比較回路と、前記電圧比較回路の
出力および前記発振回路の出力により制御されるクロッ
ク制御回路と、前記クロック制御回路の出力をカウント
するカウンター回路と、前記カウンター回路の出力をデ
コードし前記定電圧電源の出力を調節するデコーダとを
有して構成される。
て説明する。
(LSI)の構成図である。図1に示すように、本実施
例は発振回路1および出力電圧調節可能な定電圧電源と
してのボルテージレギュラー2と、電源投入時に時定数
で決まる信号を出力する第1のパワーオンクリア部3お
よび電源投入時から定電圧電源の調節終了まで信号を出
力する第2のパワーオンクリア部4を備えたパワーオン
クリア回路5と、この第2のパワーオンクリア部4の出
力により基準電圧を発生する基準電圧発生回路6と、こ
の基準電圧発生回路6の出力およびボルテージレギュレ
ータ2の出力を比較する電圧比較回路7と、この電圧比
較回路7の出力および発振回路1の出力により制御され
るクロック制御回路8と、このクロック制御回路8の出
力をカウントするカウンター回路9と、カウンター回路
9の出力をデコードし定電圧電源としてのボルテージレ
ギュレータ2の出力を調節するデコーダ10とを有して
いる。このうち、基準電圧発生回路6はpチャネルMO
SトランジスタP1およびnチャネルMOSトランジス
タN1と、抵抗R1,R2とを備え、第1の電源VDD
と第2の電源VSS間に接続される。また、電圧比較回
路7はコンパレータであり、クロック制御回路8はNA
ND回路11とインバータ(INV1)12を含んで構
成される。以下、主要な各部の構成について、図2及び
図6を参照して説明する。
タの回路図である。図2に示すように、このレギュレー
タ2,すなわち定電圧回路は、pチャネルMOSトラン
ジスタP2〜P34と、負荷回路13と、定電流源14
と、コンパレータ7への出力電圧を安定化させるための
安定化回路15とを有している。この定電圧回路2に対
する入力はデコーダ10の出力I1〜I16をpMOS
P18〜P33のゲートにそれぞれ供給される。すなわ
ち、入力端子I1が選択されると、電圧比較回路7への
出力電圧V1が出力され、入力端子I2が選択される
と、出力電圧V2が出力される。以下順に出力される
が、電圧の大小関係はVSS<V1<V2<…<V16
<VDDである。
る。図3に示すように、かかるデコーダ10はカウンタ
9の出力Q1〜Q4を入力するインバータINV2〜I
NV5と、カウンタ9の出力Q1〜Q4およびインバー
タINV2〜INV5の出力を組合せて出力I1〜I6
にデコードするNAND回路とを備えている。このデコ
ーダ10の出力I1〜I16は、図2で説明した定電圧
回路2の入力として供給される。
である。図4に示すように、カウンタ回路9はクロック
制御回路8の出力(D点)であるクロック(CK)を入
力し、4段のフリップフロップ(FF)16A〜16D
で計数する。各FFの出力Q1〜Q4はデコーダ10へ
の入力として供給される。尚、初段のFF16Aのみは
反転入力にインバータINV6を用い、以下各FFの正
出力および反転出力を二つの入力としている。一方、各
FF16A〜16Dのリセットはパワーオンクリア回路
5からのリセット信号(RB)により一斉にリセットさ
れる。
のパワーオンクリア部および第2のパワーオンクリア部
の回路図である。まず、図5に示すように、第1のパワ
ーオンクリア部3は電源VDD,VSS間に直列接続し
た時定数τ1のコンデンサC1および抵抗R3と、その
結合点に接続したインバータINV7とを有する。この
インバータINV7の出力RBがカウンタ9へのリセッ
ト信号となる。次に、図6に示すように、第2のパワー
オンクリア部4も電源VDD,VSS間に時定数2の抵
抗R4およびコンデンサC2を接続し、その結合点にイ
ンバータINV8とNOR回路NR1とを接続してい
る。尚、時定数τ2は時定数τ1よりも十分に大きいも
のとする。このNOR回路NR1の他方の入力は電圧比
較回路(コンパレータ)7の出力(C点)を入力し、そ
の出力を基準電圧発生回路6のゲート電圧として供給し
ている。尚、これら第1および第2のパワーオンクリア
部3,4によりパワーオンクリア回路5を形成してい
る。
が、以下には図7を用いて図1に示す回路の動作を説明
する。
明するためのタイミング図である。図7に示すように、
時刻TOに電源を投入すると、第1のパワーオンクリア
部3は時定数τ1で決まるパルスを出力し、カウンタ9
をリセットする。一方、第2のパワーオンクリア部4は
パワーオンクリア信号を出力し、PchMOSFETP
1をオンにする。このMOS・P1がオンとなることに
より、電圧比較回路7の正転端子+側には、次の(1)
式で表される基準電圧発生回路6の出力電圧VCPが印
加される。尚、V1<VCP<V16であり、時に本実
施例では、V10<VCP<V11とする。
あるが、このMOSP1のサイズを十分大きくとると、
RON≒0にすることができる。すなわち、この場合の
電圧VCPは次の(2)式で表される。
きくとる事により、VCPはほぼ、R1とR2の比で決
めることができ、しかも抵抗R1とR2を同一素材で形
成することにより、絶対精度の高いVCPを得る事がで
きる。
刻TOではカウンタ9がリセットされているため、電圧
V1を出力している。このため、コンパレータ7の反転
端子(一側)には電圧V1が印加されるので、コンパレ
ータ7は電圧VDDを出力する。この出力VDDはクロ
ック制御回路8のNAND回路11の一方の入力(C
点)及び第2のパワーオンクリア部4のNORゲートN
R1の一方の入力に印加される。
開始すると、カウンタ9の入力(D点)には発振回路1
の出力と同相のクロックが入力され、カウンタ9はカウ
ントアップを開始する。かかるカウンタ9のカウントア
ップにより、デコーダ10の出力はI1→I2→I3…
と順次変化していく。従って、ボルテージ・レギュレー
タ2の出力も、V1→V2→V3…と順次変化してい
く。このボルテージ・レジュレータ2の出力がV11と
なり、ボルテージ・レギュレータ2の出力電圧がVCP
より大きくなると、コンパレータ7の出力はVSSレベ
ルに下がり、カウンタ9への入力を停止する。これと同
時に第2のパワーオンクリア部4の出力はVDDレベル
となる。この第2のパワーオンクリア部4はこの時まで
VSSレベルの出力を保持している。次に、MOSP1
がオフとなりNchMOSFETN1がオンとなると、
コンパレータ7の正転端子には電圧VSSが印加され
る。すなわち、この後電源を切断しない限り、コンパレ
ータ7の出力はVDDレベルとなることはない。従っ
て、カウンタ9への入力が停止するため、ボルテージ・
レギュレータ2の出力電圧はレベルV11の状態にあ
り、電源が切断されるまでこのレベルを持続することに
なる。
トリミング端子及びトリミング作業を必要とせず、電源
を投入すると自動的に停電圧回路のトリミングを行い、
電源が切断されるまで、その電圧を維持することができ
るという効果がある。
ある。
である。
である。
である。
ためのタイミング図である。
定電圧回路を内蔵するLSIのブロック図である。
Claims (1)
- 【請求項1】 発振回路および出力電圧調節可能な定電
圧電源を有する半導体装置において、電源投入時に時定
数で決まる信号を出力する第1のパワーオンクリア部
と、前記電源投入時から前記停電圧電源の調節終了まで
信号を出力する第2のパワーオンクリア部と、前記第2
のパワーオンクリア部の出力により基準電圧を発生する
基準電圧発生回路と、前記基準電圧発生回路の出力およ
び前記定電圧電源の出力を比較する電圧比較回路と、前
記電圧比較回路の出力および前記発振回路の出力により
制御されるクロック制御回路と、前記クロック制御回路
の出力をカウントするカウンター回路と、前記カウンタ
ー回路の出力をデコードし前記定電圧電源の出力を調節
するデコーダとを有することを特徴とする半導体装置。
Priority Applications (1)
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---|---|---|---|
JP16487191A JP2729119B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16487191A JP2729119B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体装置 |
Publications (2)
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ID=15801513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP16487191A Expired - Fee Related JP2729119B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体装置 |
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CN111381623A (zh) * | 2018-12-29 | 2020-07-07 | 无锡华润矽科微电子有限公司 | 用于基准电压修调的***及相应的基准电压修调的方法 |
-
1991
- 1991-07-05 JP JP16487191A patent/JP2729119B2/ja not_active Expired - Fee Related
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